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参数资料
| 型号： | IDT71V424S12YG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/9页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 12NS 36SOJ |
| 标准包装： | 500 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 异步 |
| 存储容量： | 4M (512K x 8) |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 36-BSOJ |
| 供应商设备封装： | 36-SOJ |
| 包装： | 带卷 (TR) |
| 其它名称： | 71V424S12YG8 |
IDT71V424S, IDT71V424L, 3.3V CMOS Static RAM
4 Meg (512K x 8-bit)
Timing Waveform of Read Cycle No. 1 (1)
t RC
ADDRESS
t AA
OE
t OE
Commercial and Industrial Temperature Ranges
CS
t OLZ
(5)
t CLZ
(5)
t ACS
(3)
t CHZ
(5)
t OHZ (5)
DATA OUT
V CC SUPPLY I CC
HIGH IMPEDANCE
t PU
DATA OUT VALID
t PD
CURRENT I SB
3622 drw 06
Timing Waveform of Read Cycle No. 2 (1, 2, 4)
t RC
ADDRESS
t AA
t OH
t OH
DATA OUT
PREVIOUS DATA OUT VALID
DATA OUT VALID
3622 drw 07
NOTES:
1. WE is HIGH for Read Cycle.
2. Device is continuously selected, CS is LOW.
3. Address must be valid prior to or coincident with the later of CS transition LOW; otherwise t AA is the limiting parameter.
4. OE is LOW.
5. Transition is measured ±200mV from steady state.
6.42
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PDF描述 |
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