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参数资料
| 型号： | IDT71V546XS100PFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 100MHZ 100TQFP |
| 标准包装： | 72 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 100MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x20） |
| 包装： | 托盘 |
IDT71V546, 128K x 36, 3.3V Synchronous SRAM with
ZBT ? Feature, Burst Counter and Pipelined Outputs
Read Operation (1)
Commercial and Industrial Temperature Ranges
Cycle
n
n+1
n+2
Address
A0
X
X
R/ W
H
X
X
ADV/ LD
L
X
X
CE (2)
L
X
X
CEN
L
L
X
BW x
X
X
X
OE
X
X
L
I/O
X
X
Q0
Comments
Address and Control meet setup
Clock Setup Valid
Co ntents of Address A0 Read Out
NOTE:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE = L is defined as CE 1 = L, CE 2 = L and CE 2 = H. CE = H is defined as CE 1 = H, CE 2 = H or CE 2 = L.
Burst Read Operation (1)
3821 tbl 12
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
Address
A0
X
X
X
X
A1
X
X
A2
R/ W
H
X
X
X
X
H
X
X
H
ADV/ LD
L
H
H
H
H
L
H
H
L
CE (2)
L
X
X
X
X
L
X
X
L
CEN
L
L
L
L
L
L
L
L
L
BW x
X
X
X
X
X
X
X
X
X
OE
X
X
L
L
L
L
L
L
L
I/O
X
X
Q0
Q 0+1
Q 0+2
Q 0+3
Q0
Q1
Q 1+1
Comments
Address and Control meet setup
Clock Setup Valid, Advance Counter
Ad dress A0 Read Out, Inc. Count
Address A 0+1 Read Out, Inc. Count
Address A 0+2 Read Out, Inc. Count
Address A 0+3 Read Out, Load A1
Ad dress A0 Read Out, Inc. Count
Ad dress A1 Read Out, Inc. Count
Address A 1+1 Read Out, Load A2
NOTE:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance..
2. CE = L is defined as CE 1 = L, CE 2 = L and CE2 = H. CE = H is defined as CE 1 = H, CE 2 = H or CE2 = L.
9
6.42
3821 tbl 13
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