参数资料
型号: IDT71V65603S100BG8
厂商: IDT, Integrated Device Technology Inc
文件页数: 13/26页
文件大小: 0K
描述: IC SRAM 9MBIT 100MHZ 119BGA
标准包装: 1,000
格式 - 存储器: RAM
存储器类型: SRAM - 同步 ZBT
存储容量: 9M(256K x 36)
速度: 100MHz
接口: 并联
电源电压: 3.135 V ~ 3.465 V
工作温度: 0°C ~ 70°C
封装/外壳: 119-BGA
供应商设备封装: 119-PBGA(14x22)
包装: 带卷 (TR)
其它名称: 71V65603S100BG8
IDT71V65603, IDT71V65803, 256K x 36, 512K x 18, 3.3V Synchronous SRAMS with
ZBT ? Feature, 3.3V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
Read Operation with Clock Enable Used (1)
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
Address
A 0
X
A 1
X
X
A 2
A 3
A 4
R/ W
H
X
H
X
X
H
H
H
ADV/ LD
L
X
L
X
X
L
L
L
CE (2)
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
BW x
X
X
X
X
X
X
X
X
OE
X
X
X
L
L
L
L
L
I/O
X
X
X
Q 0
Q 0
Q 0
Q 1
Q 2
Comments
Address and Control meet setup
Clock n+1 Ignored
Clock Valid
Clock Ignored, Data Q 0 is on the bus.
Clock Ignored, Data Q 0 is on the bus.
Address A 0 Read out (bus trans.)
Address A 1 Read out (bus trans.)
Ad dress A2 Read out (bus trans.)
NOTES:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE = L is defined as CE 1 = L, CE 2 = L and CE 2 = H. CE = H is defined as CE 1 = H, CE 2 = H or CE 2 = L.
Write Operation with Clock Enable Used (1)
5304 tbl 17
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
Address
A 0
X
A 1
X
X
A 2
A 3
A 4
R/ W
L
X
L
X
X
L
L
L
ADV /LD
L
X
L
X
X
L
L
L
CE (2)
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
BW x
L
X
L
X
X
L
L
L
OE
X
X
X
X
X
X
X
X
I/O
X
X
X
X
X
D 0
D 1
D 2
Comments
Address and Control meet setup.
Clock n+1 Ignored.
Clock Valid.
Clock Ignored.
Clock Ignored.
Write Data D 0
Write Data D 1
Write Data D 2
NOTES:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE = L is defined as CE 1 = L, CE 2 = L and CE 2 = H. CE = H is defined as CE 1 = H, CE 2 = H or CE 2 = L.
13
6.42
5304 tbl 18
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