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参数资料
| 型号： | IDT72V3613L20PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 14/25页 |
| 文件大小： | 0K |
| 描述： | IC FIFO CLOCK 64X36 20NS 120TQFP |
| 标准包装： | 45 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 2.3K（64 x 36） |
| 数据速率： | 50MHz |
| 访问时间： | 20ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-LQFP |
| 供应商设备封装： | 120-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 72V3613L20PF |
21
IDT72V3613 3.3V, CMOS CLOCKED FIFO WITH
BUS-MATCHING AND BYTE SWAPPING 64 x 36
COMMERCIALTEMPERATURERANGE
NOTE:
1. Port-B parity generation off (PGB = LOW).
Figure 14. Timing for Mail1 Register and MBF1
MBF1
MBF1 Flag
NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AF to transition HIGH in the next CLKA cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW2, then AF may transition HIGH one CLKA cycle later than shown.
2. FIFO write (CSA = LOW, W/RA = HIGH, MBA = LOW), FIFO read (CSB = LOW, W/RB = LOW, either SIZ0 = LOW or SIZ1 = LOW).
3. Port-B size of long word is selected for FIFO read by SIZ1 = LOW, SIZ0 = LOW. If port B size is word or byte, tSKEW2 is referenced from the last word or byte read of the long
word, respectively.
Figure 13. Timing for AF
AF
AF when the FIFO is Almost-Full
AF
CLKA
ENA
CLKB
ENB
4661 drw 13
12
tSKEW2
tENS
tENH
tPAF
tENS
tENH
tPAF
[64-(X+1)] Long Words in FIFO
(64-X) Long Words in FIFO
(1)
4661 drw 14
CLKA
ENA
A0 - A35
MBA
CSA
W/
RA
CLKB
MBF1
CSB
SIZ1, SIZ0
ENB
B0 - B35
W/
RB
W1
tENS
tENH
tDS
tDH
tPMF
tEN
tMDV
tPMR
tENS
tENH
tDIS
W1 (Remains valid in Mail1 Register after read)
FIFO Output Register
tENS
tENH
tENS
tENH
tENS
tENH
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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