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参数资料
| 型号： | IDT72V3631L20PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/21页 |
| 文件大小： | 0K |
| 描述： | IC SYNCFIFO 512X36 20NS 120-TQFP |
| 标准包装： | 750 |
| 系列： | 72V |
| 功能： | 异步，同步 |
| 存储容量： | 18.4K（512 x 36） |
| 数据速率： | 520Mbs |
| 访问时间： | 20ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-LQFP |
| 供应商设备封装： | 120-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V3631L20PF8 |
15
COMMERCIALTEMPERATURERANGE
IDT72V3631/72V3641/72V3651
3.3V CMOS SYNCFIFO 512 x 36, 1,024 x 36 and 2,048 x 36
Figure 7. OR Flag Timing and First Data Word Fall Through when the FIFO is Empty
NOTE:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for OR to transition HIGH and to clock the next word to the FIFO output register in three CLKB cycles.
If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of OR HIGH and the first word load to the output register may occur one CLKB cycle
later than shown.
CSA
W/
RA
MBA
IR
A0 - A35
CLKB
OR
CSB
W/RB
MBB
ENA
ENB
B0 -B35
CLKA
12
3
4658 drw 10
tCLKH
tCLKL
tCLK
tENS2
tENS1
tENH2
tENH1
tDS
tDH
tSKEW1
tCLK
tCLKL
tPOR
tENS1
tENH1
tA
Old Data in FIFO Output Register
W1
FIFO Empty
LOW
HIGH
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
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