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参数资料
| 型号： | IDT72V3632L15PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 19/29页 |
| 文件大小： | 0K |
| 描述： | IC BIFIFO 512X36X2 15NS 120-TQFP |
| 标准包装： | 750 |
| 系列： | 72V |
| 功能： | 异步，同步 |
| 存储容量： | 36.8K（512 x 36 x 2） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-LQFP |
| 供应商设备封装： | 120-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V3632L15PF8 |
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IDT72V3622/72V3632/72V3642 CMOS 3.3V SyncBiFIFOTM
256 x 36 x 2, 512 x 36 x 2, 1,024 x 36 x 2
COMMERCIAL TEMPERATURERANGE
NOTES:
1. tSKEW2 is the minimum time between a rising CLKB edge and a rising CLKA edge for AFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKB edge and rising
CLKA edge is less than tSKEW2, then AFB may transition HIGH one CLKB cycle later than shown.
2. FIFO2 write (CSB = LOW, W/RB = LOW, MBB = LOW), FIFO2 read (CSA = LOW, W/RA = LOW, MBA = LOW). Data in the FIFO2 output register has been read from the FIFO.
3. D = Maximum FIFO Depth = 256 for the IDT72V3622, 512 for the IDT72V3632, 1,024 for the IDT72V3642.
Figure 19. Timing for AFB
AFB
AFB when FIFO2 is Almost-Full (IDT Standard and FWFT Modes)
Figure 20. Timing for Mail1 Register and MBF1
MBF1
MBF1 Flag (IDT Standard and FWFT Modes)
AFB
CLKB
ENA
4660 drw 21
ENB
CLKA
12
tSKEW2
tENS2
tENH
tPAF
tENS2
tENH
tPAF
[D-(Y2+1)] Words in FIFO2
(D-Y2) Words in FIFO2
(1)
4660 drw 22
CLKA
ENA
A0 - A35
MBA
CSA
W/
RA
CLKB
MBF1
CSB
MBB
ENB
B0 - B35
W/RB
W1
tENS1
tENH
tDS
tDH
tPMF
tEN
tMDV
tPMR
tENS2
tENH
tDIS
W1 (Remains valid in Mail1 Register after read)
FIFO1 Output Register
tENS1
tENS2
tENH
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