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参数资料
| 型号： | IDT74ALVCH16524PA8 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 总线收发器 |
| 英文描述： | ALVC/VCX/A SERIES, 18-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, PDSO56 |
| 封装： | 0.50 MM PITCH, TSSOP-56 |
| 文件页数： | 5/7页 |
| 文件大小： | 72K |
| 代理商： | IDT74ALVCH16524PA8 |
INDUSTRIALTEMPERATURERANGE
IDT74ALVCH16524
3.3VCMOS18-BITREGISTEREDBUSTRANSCEIVERWITH3-STATEOUTPUTS
5
NOTES:
1. See TEST CIRCUITS AND WAVEFORMS. TA = – 40°C to + 85°C.
2
Skew between any two outputs of the same package and switching in the same direction.
SWITCHING CHARACTERISTICS(1)
VCC = 2.5V ± 0.2V
VCC = 2.7V
VCC = 3.3V ± 0.3V
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
fMAX
120
—
125
—
150
—
MHz
tPLH
PropagationDelay
1
3.9
—
3.8
1
3.2
ns
tPHL
Ax to Bx
tPLH
PropagationDelay
1
6.1
—
6.2
1
5.2
ns
tPHL
CLK to Ax
tPZH
OutputEnableTime
1
6.1
—
6.1
1
5.1
ns
tPZL
OEAB to Bx or OEBA to Ax
tPHZ
OutputDisableTime
1
6.3
—
5.4
1
4.9
ns
tPLZ
OEAB to Bx or OEBA to Ax
tSU
Set-up Time, Bx data before CLK
↑
1.5
—
1.2
—
1.1
—
ns
tSU
Set-up Time, SEL before CLK
↑
2.7
—
2.4
—
2.1
—
ns
tSU
Set-up Time, CLKENBA before CLK
↑
2.7
—
2.6
—
2
—
ns
tH
Hold Time, Bx data after CLK
↑
1
—
0.6
—
1.2
—
ns
tH
Hold Time, SEL after CLK
↑
0.5
—
0.2
—
0.8
—
ns
tH
Hold Time, CLKENBA after CLK
↑
0.1
—
0.1
—
0.3
—
ns
tW
Pulse Duration, CLK HIGH or LOW
3.2
—
3.2
—
3
—
ns
tSK(o)
OutputSkew(2)
—
500
ps
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