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参数资料
| 型号： | IDT82V2048BB |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 47/62页 |
| 文件大小： | 0K |
| 描述： | IC LIU T1/E1 8CH SHORT 160-BGA |
| 标准包装： | 14 |
| 类型： | 线路接口装置（LIU） |
| 规程： | E1 |
| 电源电压： | 3.13 V ~ 3.47 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 160-BGA |
| 供应商设备封装： | 160-PBGA（15x15） |
| 包装： | 托盘 |
| 其它名称： | 82V2048BB |
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51
IDT82V2048 OCTAL T1/E1 SHORT HAUL LINE INTERFACE UNIT
INDUSTRIAL TEMPERATURE RANGES
TRANSCEIVER TIMING CHARACTERISTICS
Symbol
Parameter
Min
Typ
Max
Unit
MCLK Frequency
E1:
T1:
2.048
1.544
MHz
MCLK Tolerance
-100
100
ppm
MCLK Duty Cycle
40
60
%
Transmit Path
TCLK Frequency
E1:
T1:
2.048
1.544
MHz
TCLK Tolerance
-50
+50
ppm
TCLK Duty Cycle
10
90
%
t1
Transmit Data Setup Time
40
ns
t2
Transmit Data Hold Time
40
ns
Delay time of OE low to driver High-Z
1s
Delay time of TCLK low to driver High-Z
40
44
48
s
Receive Path
Clock Recovery Capture Range(1)
1. Relative to nominal frequency, MCLK = ± 100 ppm
E1:
± 80
ppm
T1:
± 180
ppm
RCLK Duty Cycle(2)
2. RCLK duty cycle widths will vary depending on extent of received pulse jitter displacement. Maximum and minimum RCLK duty cycles are for worst case jitter conditions (0.2 UI dis-
placement for E1 per ITU G.823).
40
50
60
%
t4
RCLK Pulse Width(2)
E1:
T1:
457
607
488
648
519
689
ns
t5
RCLK Pulse Width Low Time
E1:
T1:
203
259
244
324
285
389
ns
t6
RCLK Pulse Width High Time
E1:
T1:
203
259
244
324
285
389
ns
Rise/Fall Time(3)
3. For all digital outputs. C load = 15 pF
530
ns
t7
Receive Data Setup Time
E1:
T1:
200
244
324
ns
t8
Receive Data Hold Time
E1:
T1:
200
244
324
ns
t9
RDPn/RDNn Pulse Width (MCLK = High)(4)
4. Clock recovery is disabled in this mode.
E1:
T1:
200
300
244
324
ns
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PDF描述 |
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参数描述 |
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