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参数资料
| 型号： | IDT82V3288BC |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PBGA208 |
| 封装： | PLASTIC, CABGA-208 |
| 文件页数： | 46/170页 |
| 文件大小： | 1053K |
| 代理商： | IDT82V3288BC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页当前第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页
IDT82V3288
WAN PLL
Functional Description
46
June 22, 2006
3.15
INTERRUPT SUMMARY
The interrupt sources of the device are as follows:
OSCI fail
AMI violation
LOS
T4 DPLL locking status change
Input clocks for T0 path validity change
T0 selected input clock fail
Input clocks for T4 path change to be no qualified input clock
available
T0 DPLL operating mode switch
External sync alarm
All of the above interrupt events are indicated by the corresponding
interrupt status bit. If the corresponding interrupt enable bit is set, any of
the interrupts can be reported by the INT_REQ pin. The output charac-
teristics on the INT_REQ pin are determined by the HZ_EN bit and the
INT_POL bit.
Interrupt events are cleared by writing a ‘1’ to the corresponding
interrupt status bit. The INT_REQ pin will be inactive only when all the
pending enabled interrupts are cleared.
In addition, the interrupt of T0 selected input clock fail can be
reported by the TDO pin, as determined by the LOS_FLAG_TO_TDO
bit.
3.16
T0 AND T4 SUMMARY
The main features supported by the T0 path are as follows:
Phase lock alarm;
Forced or Automatic input clock selection/switch;
3 primary and 3 secondary, temporary DPLL operating modes,
switched automatically or under external control;
Automatic switch between starting, acquisition and locked band-
widths/damping factors;
Programmable DPLL bandwidths from 0.5 mHz to 560 Hz in 19
steps;
Programmable damping factors: 1.2, 2.5, 5, 10 and 20;
Fast loss, coarse phase loss, fine phase loss and hard limit
exceeding monitoring;
Output phase and frequency offset limited;
Automatic Instantaneous, Automatic Slow Averaged, Automatic
Fast Averaged or Manual holdover frequency offset acquiring;
PBO to minimize output phase transients;
Programmable output phase offset;
Low jitter multiple clock outputs with programmable polarity;
Low jitter 2 kHz and 8 kHz frame sync signal outputs with pro-
grammable pulse width and polarity;
Master / Slave application to enable system protection against
single device failure.
The main features supported by the T4 path are as follows:
Forced or Automatic input clock selection/switch;
Locking to T0 DPLL output;
3 DPLL operating modes, switched automatically or under exter-
nal control;
Programmable DPLL bandwidth: 18 Hz, 35 Hz, 70 Hz and 560
Hz;
Programmable damping factor: 1.2, 2.5, 5, 10 and 20;
Fast loss, coarse phase loss, fine phase loss and hard limit
exceeding monitoring;
Output phase and frequency offset limited;
Automatic Instantaneous holdover frequency offset;
Low jitter multiple clock outputs with programmable polarity.
Table 31: Related Bit / Register in Chapter 3.15
Bit
Register
Address (Hex)
HZ_EN
INT_POL
INTERRUPT_CNFG
0C
LOS_FLAG_TO_TDO
MON_SW_PBO_CNFG
0B
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PDF描述 |
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