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参数资料
| 型号： | IDT82V3288BC |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PBGA208 |
| 封装： | PLASTIC, CABGA-208 |
| 文件页数： | 53/170页 |
| 文件大小： | 1053K |
| 代理商： | IDT82V3288BC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页当前第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页
IDT82V3288
WAN PLL
Microprocessor Interface
53
June 22, 2006
Figure 18. Multiplexed Write Timing Diagram
Table 35: Write Timing Characteristics in Multiplexed Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
t
in
t
out
t
su1
t
su2
t
su3
t
d2
t
d5
t
d6
t
pw1
t
pw2
t
pw3
t
h1
t
h2
t
h3
t
h4
t
T
One cycle time of the master clock
Delay of input pad
12.86
5
ns
ns
Delay of output pad
5
ns
Valid address to ALE falling edge setup time
Valid
CS
to valid
WR
setup time
Valid data to
WR
rising edge setup time
Valid
CS
to valid RDY delay time
WR
rising edge to RDY low delay time
CS
rising edge to RDY release delay time
Valid
WR
pulse
width low
Valid RDY pulse
width low
Valid ALE pulse
width high
2
ns
0
ns
3
ns
13
ns
13
ns
13
ns
1.5T + 10
ns
1.5T + 10
ns
2
ns
Valid address after ALE falling edge hold time
Valid
CS
after
WR
rising edge hold time
Valid
WR
after RDY rising edge hold time
Valid data after
WR
rising edge hold time
Time between ALE falling edge and
WR
falling edge
3
ns
0
ns
0
ns
9
ns
0
ns
t
TI
Time between consecutive Write-Read or Write-Write accesses
(
WR
rising edge to ALE rising edge)
>7T
ns
t
pw3
ALE
WR
AD[7:0]
RDY
t
h2
RD
address
High-Z
High-Z
t
T
t
su2
data
t
su3
t
h4
t
d2
t
su1
t
pw1
t
h1
CS
t
pw2
t
h3
t
d5
t
d6
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