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参数资料
| 型号： | IPR-VITERBI/HS |
| 厂商： | Altera |
| 文件页数： | 9/50页 |
| 文件大小： | 0K |
| 描述： | IP VITERBI HIGH-SPEED RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | Viterbi 高速编译器 |
| 许可证： | 续用许可证 |
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Chapter 1: About This Compiler
Performance and Resource Utilization
where:
v is the traceback length
L is the constraint length
N is the number of coded bits
A is the number of ACS units
Table 1–3. Performance & Area Utilization for Hybrid Architectures—Cyclone III Devices
1–5
Parameters
A L
Combinational
LUTs
Logic
Registers
Memory
Blocks
(M9K)
fMAX
(MHz)
Throughput
(Mbps)
1
1
2
4
1
2
4
8
16
5
7
7
7
9
9
9
9
9
605
825
977
1,259
1,577
1,730
2,044
2,653
3,807
387
502
619
833
922
1,047
1,277
1,723
2,585
5
6
6
6
12
12
12
14
18
193
197
191
185
188
185
178
174
166
19
6
12
19
1
3
6
11
17
Table 1–4. Performance & Area Utilization for Hybrid Architectures—Stratix III Devices
Parameters
A L
Combinational
ALUTs
Logic
Registers
Memory
Blocks
(M9K)
fMAX
(MHz)
Throughput
(Mbps)
1
1
2
4
1
2
4
8
16
5
7
7
7
9
9
9
9
9
542
730
889
1,127
1,419
1,582
1,896
2,466
3,487
387
502
620
833
922
1,047
1,277
1,723
2,587
5
6
6
6
12
12
12
14
18
327
330
341
323
312
303
318
298
297
33
10
21
32
2
5
10
19
30
Table 1–5. Performance & Area Utilization for Hybrid Architectures—Stratix IV Devices (Part 1
of 2)
Parameters
Combinational
Logic
Memory
fMAX
Throughput
A
1
1
2
4
1
L
5
7
7
7
9
ALUTs
548
736
894
1,134
1,459
Registers
407
526
643
857
978
ALUTs
4
6
6
6
24
M9K
4
5
5
5
10
(MHz)
331
328
337
319
312
(Mbps)
33
10
21
32
2
November 2013
Altera Corporation
Viterbi Compiler
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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