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参数资料
| 型号： | ISPLSI 1048-70LQ |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 10/13页 |
| 文件大小： | 0K |
| 描述： | IC PLD ISP 96I/O 15NS 120PQFP |
| 标准包装： | 24 |
| 系列： | ispLSI® 1000 |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 18.0ns |
| 电压电源 - 内部： | 4.75 V ~ 5.25 V |
| 逻辑元件/逻辑块数目： | 48 |
| 门数： | 8000 |
| 输入/输出数： | 96 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-BQFP |
| 供应商设备封装： | 120-PQFP（28x28） |
| 包装： | 托盘 |
| 其它名称： | ISPLSI1048-70LQ |
Specifications ispLSI 1048
5
18
23
–
12
–
14
–
17
–
20
–
71.4
41.7
83
9
–
0
12
–
0
–
10
–
6
2
6.5
15
20
–
10
–
12
–
17
–
18
–
1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-Bit loadable counter using GRP feedback.
4. fmax (Toggle) may be less than 1/(twh + twl). This is to allow for a clock duty cycle of other than 50%.
5. Reference Switching Test Conditions section.
MIN. MAX.
Data Propagation Delay, 4PT bypass, ORP bypass
Data Propagation Delay, Worst Case Path
Clock Frequency with Internal Feedback3
Clock Frequency with External Feedback
Clock Frequency, Max Toggle4
GLB Reg. Setup Time before Clock, 4PT bypass
GLB Reg. Clock to Output Delay, ORP bypass
GLB Reg. Hold Time after Clock, 4 PT bypass
GLB Reg. Setup Time before Clock
GLB Reg. Clock to Output Delay
GLB Reg. Hold Time after Clock
Ext. Reset Pin to Output Delay
Ext. Reset Pulse Duration
Input to Output Enable
Input to Output Disable
Ext. Sync. Clock Pulse Duration, High
Ext. Sync. Clock Pulse Duration, Low
I/O Reg. Setup Time before Ext. Sync. Clock (Y2, Y3)
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
ns
MHz
ns
tpd1
tpd2
fmax (Int.)
fmax (Ext.)
fmax (Tog.)
tsu1
tco1
th1
tsu2
tco2
th2
tr1
trw1
ten
tdis
twh
twl
tsu5
th5
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
A
–
A
–
A
–
B
C
–
DESCRIPTION1
PARAMETER
#
2
UNITS
TEST 5
COND.
1
tsu2 + tco1
(
)
MIN.
–
53.6
31.3
71.4
12
–
0
16
–
0
–
13
–
7
2.7
8.7
24
30.7
–
16
–
18.7
–
22.7
–
26.7
–
-50
MIN. MAX.
–
80
50
100
7
–
0
10
–
0
–
10
–
5
2
6.5
-80
Table 2- 0030A-48/80,70,50
MAX.
-70
External Timing Parameters
Over Recommended Operating Conditions
ALL
DEVICES
DISCONTINUED
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| ispLSI1048-70LQ | 功能描述:CPLD - 复杂可编程逻辑器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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