- 您现在的位置：买卖IC网 > PDF目录19731 > ISPLSI 1048E-50LQN (Lattice Semiconductor Corporation)IC PLD ISP 96I/O 20NS 128PQFP PDF资料下载
参数资料
| 型号： | ISPLSI 1048E-50LQN |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 13/17页 |
| 文件大小： | 0K |
| 描述： | IC PLD ISP 96I/O 20NS 128PQFP |
| 标准包装： | 24 |
| 系列： | ispLSI® 1000E |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 20.0ns |
| 电压电源 - 内部： | 4.75 V ~ 5.25 V |
| 逻辑元件/逻辑块数目： | 48 |
| 门数： | 8000 |
| 输入/输出数： | 96 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-BQFP |
| 供应商设备封装： | 128-PQFP（28x28） |
| 包装： | 托盘 |
| 其它名称： | ISPLSI1048E-50LQN |
Specifications ispLSI 1048E
5
USE
ispLSI
1048EA
FOR
NEW
DESIGNS
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
TEST
COND.
1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2-0030A/1048E
1
4
3
1
tsu2 + tco1
(
)
-90
MIN. MAX.
DESCRIPTION
#
2
PARAMETER
A
1
Data Propagation Delay, 4PT Bypass, ORP Bypass
–
10.0
ns
tpd2
A
2
Data Propagation Delay, Worst Case Path
–
ns
fmax (Int.)
A
3
Clock Frequency with Internal Feedback
90.9
–
MHz
fmax (Ext.)
–
4
Clock Frequency with External Feedback
–
MHz
fmax (Tog.)
–
5
Clock Frequency, Max. Toggle
–
MHz
tsu1
–
6
GLB Reg. Setup Time before Clock,4 PT Bypass
–
ns
tco1
A
7
GLB Reg. Clock to Output Delay, ORP Bypass
–
ns
th1
–
8
GLB Reg. Hold Time after Clock, 4 PT Bypass
–
ns
tsu2
–
9
GLB Reg. Setup Time before Clock
–
ns
tco2
–
10
GLB Reg. Clock to Output Delay
–
ns
th2
–
11
GLB Reg. Hold Time after Clock
–
ns
tr1
A
12
Ext. Reset Pin to Output Delay
–
ns
trw1
–
13
Ext. Reset Pulse Duration
–
ns
tptoeen
B
14
Input to Output Enable
–
ns
tptoedis
C
15
Input to Output Disable
–
ns
twh
–
18
External Synchronous Clock Pulse Duration, High
4.0
ns
twl
–
19
External Synchronous Clock Pulse Duration, Low
4.0
ns
tsu3
–
20
I/O Reg. Setup Time before Ext. Sync Clock (Y2, Y3)
–
ns
th3
–
21
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
–
ns
71.0
125.0
6.5
0.0
7.5
0.0
6.5
4.0
0.0
12.5
6.5
7.5
13.5
15.0
–
(
)
1
twh + twl
tgoeen
B
16
Global OE Output Enable
–
ns
9.0
tgoedis
C
17
Global OE Output Disable
–
ns
-125
MIN. MAX.
–
7.5
–
125.0
–
0.0
6.5
–
0.0
–
5.0
–
3.0
–
0.0
–
91.0
167.0
5.5
4.5
–
5.5
–
10.0
–
12.0
–
10.0
–
7.0
–
7.0
9.0
-100
MIN. MAX.
–
10.0
–
100.0
–
4.0
–
71.0
125.0
6.5
0.0
7.5
0.0
6.5
3.5
0.0
12.5
6.5
7.5
13.5
15.0
–
9.0
–
9.0
相关PDF资料 |
PDF描述 |
|---|---|
| LC4256V-75T144I | IC PLD 256MC 96I/O 7.5NS 144TQFP |
| VE-241-CY-F4 | CONVERTER MOD DC/DC 12V 50W |
| LC4256V-5T144C | IC PLD 256MC 96I/O 5NS 144TQFP |
| MIC37150-1.5BR TR | IC REG LDO 1.5V 1.5A S-PAK-3 |
| LC4256V-75TN144I | IC CPLD 256MACROCELLS 144TQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ispLSI1048E-50LQN | 功能描述:CPLD - 复杂可编程逻辑器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| ISPLSI1048E50LQNI | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1048E50LT | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ispLSI1048E-50LT | 功能描述:CPLD - 复杂可编程逻辑器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| ISPLSI1048E50LTI | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
发布紧急采购，3分钟左右您将得到回复。