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参数资料
| 型号： | IT80C52CXXX-L16R |
| 厂商： | ATMEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
| 封装： | 1 MM HEIGHT, TQFP-44 |
| 文件页数： | 61/298页 |
| 文件大小： | 8529K |
| 代理商： | IT80C52CXXX-L16R |
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ATmega8A [DATASHEET]
8159E–AVR–02/2013
sponding to the SCL and SDA pins, as explained in the I/O Port section. The internal pull-ups can in some systems
eliminate the need for external ones.
21.2.2
Bit Rate Generator Unit
This unit controls the period of SCL when operating in a Master mode. The SCL period is controlled by settings in
the TWI Bit Rate Register (TWBR) and the Prescaler bits in the TWI Status Register (TWSR). Slave operation
does not depend on Bit Rate or Prescaler settings, but the CPU clock frequency in the Slave must be at least 16
times higher than the SCL frequency. Note that slaves may prolong the SCL low period, thereby reducing the aver-
age TWI bus clock period. The SCL frequency is generated according to the following equation:
TWBR = Value of the TWI Bit Rate Register.
TWPS = Value of the prescaler bits in the TWI Status Register.
Note:
Pull-up resistor values should be selected according to the SCL frequency and the capacitive bus line load. See Table
26-4 on page 229 for value of pull-up resistor."
21.2.3
Bus Interface Unit
This unit contains the Data and Address Shift Register (TWDR), a START/STOP Controller and Arbitration detec-
tion hardware. The TWDR contains the address or data bytes to be transmitted, or the address or data bytes
received. In addition to the 8-bit TWDR, the Bus Interface Unit also contains a register containing the (N)ACK bit to
be transmitted or received. This (N)ACK Register is not directly accessible by the application software. However,
when receiving, it can be set or cleared by manipulating the TWI Control Register (TWCR). When in Transmitter
mode, the value of the received (N)ACK bit can be determined by the value in the TWSR.
The START/STOP Controller is responsible for generation and detection of START, REPEATED START, and
STOP conditions. The START/STOP controller is able to detect START and STOP conditions even when the AVR
MCU is in one of the sleep modes, enabling the MCU to wake up if addressed by a Master.
If the TWI has initiated a transmission as Master, the Arbitration Detection hardware continuously monitors the
transmission trying to determine if arbitration is in process. If the TWI has lost an arbitration, the Control Unit is
informed. Correct action can then be taken and appropriate status codes generated.
21.2.4
Address Match Unit
The Address Match unit checks if received address bytes match the seven-bit address in the TWI Address Regis-
ter (TWAR). If the TWI General Call Recognition Enable (TWGCE) bit in the TWAR is written to one, all incoming
address bits will also be compared against the General Call address. Upon an address match, the Control Unit is
informed, allowing correct action to be taken. The TWI may or may not acknowledge its address, depending on set-
tings in the TWCR. The Address Match unit is able to compare addresses even when the AVR MCU is in sleep
mode, enabling the MCU to wake up if addressed by a Master. If another interrupt (e.g., INT0) occurs during TWI
Power-down address match and wakes up the CPU, the TWI aborts operation and return to it’s idle state. If this
cause any problems, ensure that TWI Address Match is the only enabled interrupt when entering Power-down.
21.2.5
Control Unit
The Control unit monitors the TWI bus and generates responses corresponding to settings in the TWI Control Reg-
ister (TWCR). When an event requiring the attention of the application occurs on the TWI bus, the TWI Interrupt
Flag (TWINT) is asserted. In the next clock cycle, the TWI Status Register (TWSR) is updated with a status code
identifying the event. The TWSR only contains relevant status information when the TWI Interrupt Flag is asserted.
At all other times, the TWSR contains a special status code indicating that no relevant status information is avail-
able. As long as the TWINT Flag is set, the SCL line is held low. This allows the application software to complete its
tasks before allowing the TWI transmission to continue.
SCL frequency
CPU Clock frequency
16
2(TWBR) 4
TWPS
+
-----------------------------------------------------------
=
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