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参数资料
| 型号： | LA4032V-75TN44E |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 11/42页 |
| 文件大小： | 0K |
| 描述： | IC CPLD 32MACROCELLS 44TQFP |
| 标准包装： | 160 |
| 系列： | LA-ispMACH |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 7.5ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 宏单元数： | 32 |
| 输入/输出数： | 30 |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 44-TQFP |
| 供应商设备封装： | 44-TQFP（10x10） |
| 包装： | 托盘 |
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Lattice Semiconductor
LA-ispMACH 4000V/Z Automotive Family Data Sheet
19
LA-ispMACH 4000V/Z External Switching Characteristics
Over Recommended Operating Conditions
Parameter
Description
1, 2, 3
LA-ispMACH 4000V
-75
LA-ispMACH 4000Z
-75
Units
Min.
Max.
Min.
Max.
tPD
5-PT bypass combinatorial propagation delay
—
7.5
—
7.5
ns
tPD_MC
20-PT combinatorial propagation delay through macro-
cell
—
8.0
—
8.0
ns
tS
GLB register setup time before clock
4.5
—
4.5
—
ns
tST
GLB register setup time before clock with T-type regis-
ter
4.7
—
4.7
—
ns
tSIR
GLB register setup time before clock, input register
path
1.7
—
1.4
—
ns
tSIRZ
GLB register setup time before clock with zero hold
2.7
—
2.7
—
ns
tH
GLB register hold time after clock
0.0
—
0.0
—
ns
tHT
GLB register hold time after clock with T-type register
0.0
—
0.0
—
ns
tHIR
GLB register hold time after clock, input register path
1.0
—
1.3
—
ns
tHIRZ
GLB register hold time after clock, input register path
with zero hold
0.0
—
0.0
—
ns
tCO
GLB register clock-to-output delay
—
4.5
—
4.5
ns
tR
External reset pin to output delay
—
9.0
—
9.0
ns
tRW
External reset pulse duration
4.0
—
4.0
—
ns
tPTOE/DIS
Input to output local product term output enable/dis-
able
—
9.0
—
9.0
ns
tGPTOE/DIS
Input to output global product term output enable/dis-
able
—
10.3
—
10.5
ns
tGOE/DIS
Global OE input to output enable/disable
—
7.0
—
7.0
ns
tCW
Global clock width, high or low
2.8
—
2.8
—
ns
tGW
Global gate width low (for low transparent) or high (for
high transparent)
2.8
—
2.8
—
ns
tWIR
Input register clock width, high or low
2.8
—
2.8
—
ns
fMAX
4
Clock frequency with internal feedback
—
168
—
168
MHz
fMAX (Ext.) Clock frequency with external feedback, [1/ (tS + tCO)]
—
111
—
111
MHz
1. Timing numbers are based on default LVCMOS 1.8 I/O buffers. Use timing adjusters provided to calculate other standards.
Timing v.3.2
2. Measured using standard switching circuit, assuming GRP loading of 1 and 1 output switching.
3. Pulse widths and clock widths less than minimum will cause unknown behavior.
4. Standard 16-bit counter using GRP feedback.
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PDF描述 |
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| EMM43DRUI | CONN EDGECARD 86POS DIP .156 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LA4032V-75TN48E | 功能描述:CPLD - 复杂可编程逻辑器件 Auto Grade (AEC-Q100 ) ispMACH4032V RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LA4032ZC-75TN100E | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:3.3V/1.8V In-System Programmable SuperFAST High Density PLDs |
| LA4032ZC-75TN128E | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:3.3V/1.8V In-System Programmable SuperFAST High Density PLDs |
| LA4032ZC-75TN144E | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:3.3V/1.8V In-System Programmable SuperFAST High Density PLDs |
| LA4032ZC-75TN44E | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:3.3V/1.8V In-System Programmable SuperFAST High Density PLDs |
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