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参数资料
| 型号： | LCMXO640E-4TN144I |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 12/88页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 640LUTS 144TQFP |
| 标准包装： | 60 |
| 系列： | MachXO |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 4.2ns |
| 电压电源 - 内部： | 1.14 V ~ 1.26 V |
| 宏单元数： | 320 |
| 输入/输出数： | 113 |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
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Architecture
MachXO Family Data Sheet
sysCLOCK Phase Locked Loops (PLLs)
The MachXO1200 and MachXO2280 provide PLL support. The source of the PLL input divider can come from an
external pin or from internal routing. There are four sources of feedback signals to the feedback divider: from
CLKINTFB (internal feedback port), from the global clock nets, from the output of the post scalar divider, and from
the routing (or from an external pin). There is a PLL_LOCK signal to indicate that the PLL has locked on to the input
clock signal. Figure 2-10 shows the sysCLOCK PLL diagram.
The setup and hold times of the device can be improved by programming a delay in the feedback or input path of
the PLL which will advance or delay the output clock with reference to the input clock. This delay can be either pro-
grammed during configuration or can be adjusted dynamically. In dynamic mode, the PLL may lose lock after
adjustment and not relock until the t LOCK parameter has been satisfied. Additionally, the phase and duty cycle block
allows the user to adjust the phase and duty cycle of the CLKOS output.
The sysCLOCK PLLs provide the ability to synthesize clock frequencies. Each PLL has four dividers associated
with it: input clock divider, feedback divider, post scalar divider, and secondary clock divider. The input clock divider
is used to divide the input clock signal, while the feedback divider is used to multiply the input clock signal. The post
scalar divider allows the VCO to operate at higher frequencies than the clock output, thereby increasing the fre-
quency range. The secondary divider is used to derive lower frequency outputs.
Figure 2-10. PLL Diagram
Dynamic Delay Adjustment
LOCK
RST
CLKI
(from routing or
Input Clock
Divider
(CLKI)
Delay
Adjust
Voltage
VCO
Controlled
Oscillator
Post Scalar
Divider
(CLKOP)
Phase/Duty
Select
CLKOS
external pin)
CLKOP
CLKFB
(from Post Scalar
Divider output,
Feedback
Divider
(CLKFB)
Secondary
Clock
Divider
(CLKOK)
CLKOK
clock net,
routing/external
pin or CLKINTFB
port
CLKINTFB
(internal feedback)
Figure 2-11 shows the available macros for the PLL. Table 2-5 provides signal description of the PLL Block.
Figure 2-11. PLL Primitive
RST
CLKI
CLKFB
CLKOP
CLKOS
DDA MODE
DDAIZR
DDAILAG
EHXPLLC
CLKOK
LOCK
CLKINTFB
DDAIDEL[2:0]
2-9
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