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参数资料
| 型号： | LFXP20E-5FN484C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 144/397页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| 标准包装： | 60 |
| 系列： | XP |
| 逻辑元件/单元数： | 20000 |
| RAM 位总计： | 405504 |
| 输入/输出数： | 340 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 484-BBGA |
| 供应商设备封装： | 484-FPBGA（23x23） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
DDR Usage Guide
10-9
Figure 10-10. ODDRXB Symbol
Table 10-7 provides a description of all I/O ports associated with the ODDRXB primitive.
Table 10-7. ODDRXB Ports
Notes:
1. LSR should be held low during DDR Write operation. By default, the software will be implemented CE High
and LSR low.
2. DDR output and tristate registers do not have CE support. LSR is available for the tristate DDRX mode
(while reading). The LSR will default to set when used in the tristate mode.
3. CE and LSR support is available for the regular (non-DDR) output mode.
4. When asserting reset during DDR writes, it is important to keep in mind that this would only reset the FFs
and not the latches.
Memory Read Implementation
The LatticeECP/EC and LatticeXP devices contain a variety of features to simplify implementation of the read por-
tion of a DDR interface:
DLL compensated DQS delay elements
DDR input registers
Automatic DQS to system clock domain transfer circuitry
The LatticeECP/EC and LatticeXP device data sheets detail these circuit elements.
Three primitives in the Lattice ispLEVER
design tools represent the capability of these three elements. The DQS-
DLL represents the DLL used for calibration. The IDDRXB primitive represents the DDR input registers and clock
domain transfer registers. Finally, the DQSBUFB represents the DQS delay block and the clock polarity control
logic. These primitives are explained in more detail in the following sections of this document. Figure 10-11 illus-
trates how to hook these primitives together to implement the read portion of a DDR memory interface. The DDR
Software Primitives section describes each of the primitives and its instantiation in more detail. Appendices A and B
provide example code to implement the complete I/O section of a memory interface within a LatticeECP/EC or Lat-
ticeXP device.
Port Name
I/O
Definition
CLK
I
System CLK
DA
I
Data at the positive edge of the clock
DB
I
Data at the negative edge of the clock
LSR
I
Reset
Q
I
DDR data to the memory
Q
ODDRXB
CLK
DA
DB
LSR
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PDF描述 |
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