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参数资料
| 型号： | LFXP20E-5FN484C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 194/397页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| 标准包装： | 60 |
| 系列： | XP |
| 逻辑元件/单元数： | 20000 |
| RAM 位总计： | 405504 |
| 输入/输出数： | 340 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 484-BBGA |
| 供应商设备封装： | 484-FPBGA（23x23） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-17
Use of DCS with PLL
The four PLL CLKOP sources reach CLK0 and CLK1 of the quadrant clock. When using the DCS, the PLL needs a
free-running feedback path to keep the PLL in lock. The user should use CLKOP as this feedback path, and
CLKOS as the input into the DCS. CLKOP does not reach CLK2 or CLK3 to prevent the user from using the PLL
improperly with DCS. See Figure 11-14.
Figure 11-14. Implementation of Dynamic Clock Select for a PLL Clock (Must Use Both CLKOP and CLKOS)
Other Design Considerations
Jitter Considerations
The Clock Output jitter specifications assume that the reference clock is free of jitter. Even if the clock source is
clean, there are a number of sources that place noise in the PLL clock input. While intrinsic jitter is not avoidable,
there are ways to minimize the input jitter and output jitter.
Signal inputs that share the same I/O bank with PLL clock inputs are preferably less noisy inputs and slower switch-
ing signals. Try to avoid placing any high speed and noisy signals in the same I/O bank with clock signals if possi-
ble. Use differential signaling if possible.
When external feedback is used, the PCB path must be well designed to avoid reflection as well as noise coupling
from adjacent signal sources. A shorter PCB feedback path length does not necessarily reduce feedback input jit-
ter.
Simulation Limitations
Simulation does not compensate for external delays and dividers in the feedback loop.
The LOCK signal is not simulated according to the tLOCK specification. The LOCK signal will appear active
shortly after the simulation begins, but will remain active throughout the simulation.
The jitter specifications are not included.
CLK1
SEL
DCSOUT
- Switch high at CLK1 rising edge.
- If SEL is low, output stays low high
on CLK1 falling edge.
DCS MODE = HIGH_HIGH
CLK0
SEL
DCSOUT
- Switch high at CLK0 rising edge.
- If SEL is high, output stays high on
CLK0 falling edge.
DCS MODE = LOW_HIGH
CLKOP
CLKOS
(set 0
°)
CLKFB
CLKI
PLL
CLK2
CLK0
D
C
S
CLK2 ISB
CLK0 ISB
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PDF描述 |
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参数描述 |
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| LFXP217E5CF484C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
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| LFXP217E5CF672I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CFN484C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
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