- 您现在的位置：买卖IC网 > PDF目录4590 > LFXP6E-4FN256C (Lattice Semiconductor Corporation)IC FPGA 5.8KLUTS 256FPBGA PDF资料下载
参数资料
| 型号： | LFXP6E-4FN256C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 275/397页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 5.8KLUTS 256FPBGA |
| 标准包装： | 90 |
| 系列： | XP |
| 逻辑元件/单元数： | 6000 |
| RAM 位总计： | 73728 |
| 输入/输出数： | 188 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-FPBGA（17x17） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页当前第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页第342页第343页第344页第345页第346页第347页第348页第349页第350页第351页第352页第353页第354页第355页第356页第357页第358页第359页第360页第361页第362页第363页第364页第365页第366页第367页第368页第369页第370页第371页第372页第373页第374页第375页第376页第377页第378页第379页第380页第381页第382页第383页第384页第385页第386页第387页第388页第389页第390页第391页第392页第393页第394页第395页第396页第397页
Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-2
A faster cost-based cleanup routing, which makes routing decisions by assigning weighted values to the
factors (for example, the type of routing resources used) affecting delay times between sources and loads.
A more CPU-intensive, delay-based cleanup routing, which makes routing decisions based on computed
delay times between sources and loads on the routed nets.
Note that if PAR finds timing preferences in the preference file, timing-driven placement and routing is automatically
invoked.
Timing Driven PAR Process
The ispLEVER software offers timing driven placement and routing through an integrated static timing analysis util-
ity (i.e., it does not depend on input stimulus to the circuit). This means that placement and routing is executed
according to timing constraints (preferences) that the designer specifies up front in the design process. PAR
attempts to meet timing constraints in the preference file without exceeding the specified timing constraints.
To use timing-driven PAR, the designer simply writes timing preferences into a preference (.prf) file, which serves
as input to the integrated static timing analysis utility. See the Process Flows section of the ispLEVER on-line help
system for more information about the PAR software and ispLEVER design flow.
General Strategy Guidelines
Preferences should be inserted at the front end of a design flow. This prevents designers from having to change
PAR physical preferences as net names may change with every synthesis run.
The tips below are general recommendations.
Analyze Trace results in the integrated static timing analysis utility report (.twr) file carefully.
Look at mapped frequency before you PAR a design to check for errors and warnings in the preference file
and to check for logic depth. Logic depth is reported in .twr files as logic levels (components).
Determine if design changes are required. A typical example design change is pipelining, or registering, the
datapath. This technique may be the only way to achieve high internal frequencies if the designs logic levels
are too deep.
It is recommended to perform place and route early in the design phase with a preliminary preference file to
gather information about the design.
Tune up your preference file to include all I/O and internal timing paths as appropriate. The Translating
Board Requirements into FPGA Preferences section of this document goes over an appropriate preference
file example.
Establish the pin-out in the preference file. Locating I/O can also be done in the HDL, as well as in synthesis
constraint files.
Push PAR when necessary by running multiple routing iterations and multiple placement iterations.
Revise the preference file as appropriate, especially utilizing multicycle opportunities when possible.
Floorplan the design if necessary (see technical note number TN1010, Lattice Semiconductor Design
Floorplanning).
For Lattice Semiconductor ORCA Series devices, use clock boosting as a last resort, remembering to run
trace hold timing checks on the clock boosted design. Refer to the Clock Boosting section of this document
for more information on clock boosting.
Typical Design Preferences
The full preference language includes many different design constraints from very global preferences to very spe-
cific preferences. To a new user this is a very large list to digest and utilize effectively. Listed here are the recom-
mended preferences that should be applied to all designs. Refer to the Constraints & Preferences section of the
ispLEVER on-line help system for more information on preferences.
相关PDF资料 |
PDF描述 |
|---|---|
| LFXP6E-3FN256I | IC FPGA 5.8KLUTS 188I/O 256-BGA |
| ABC49DRXS | CONN EDGECARD 98POS .100 DIP SLD |
| LFXP6C-4F256C | IC FPGA 5.8KLUTS 188I/O 256-BGA |
| LFXP6C-3FN256I | IC FPGA 5.8KLUTS 188I/O 256-BGA |
| LFXP6C-3F256I | IC FPGA 5.8KLUTS 188I/O 256-BGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFXP6E-4FN256I | 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 188 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFXP6E-4Q208C | 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFXP6E-4Q208I | 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFXP6E-4QN208C | 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFXP6E-4QN208I | 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
发布紧急采购，3分钟左右您将得到回复。