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参数资料
| 型号： | LTC1875EGN |
| 厂商： | Linear Technology |
| 文件页数： | 15/20页 |
| 文件大小： | 0K |
| 描述： | IC REG BUCK SYNC ADJ 1.5A 16SSOP |
| 标准包装： | 100 |
| 类型： | 降压（降压） |
| 输出类型： | 可调式 |
| 输出数： | 1 |
| 输出电压： | 0.8 V ~ 6 V |
| 输入电压： | 2.65 V ~ 6 V |
| PWM 型： | 电流模式，混合 |
| 频率 - 开关： | 550kHz |
| 电流 - 输出： | 1.5A |
| 同步整流器： | 是 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SSOP（0.154"，3.90mm 宽） |
| 包装： | 管件 |
| 供应商设备封装： | 16-SSOP |
LTC1875
APPLICATIO S I FOR ATIO
PC Board Layout Checklist
As with all high frequency switchers, when considering
layout, care must be taken in order to achieve optimal
electrical, thermal and noise performance. Figure 8 is a
sample of PC board layout for the design example shown
in Figure 9. A 4-layer PC board is used in this design.
Several guidelines are followed in this layout:
1. In order to minimize switching noise and improve
output load regulation, the PGND pins of the LTC1875
should be connected directly to 1) the negative terminal
of the output decoupling capacitors, 2) the negative
terminal of the input capacitor and 3) vias to the ground
plane immediately adjacent to Pins 1, 7 and 10. The
ground trace on the top layer of the PC board should be
as wide and short as possible to minimize series resis-
tance and inductance.
VIAS TO GND PLANE
2. Beware of ground loops in multiple layer PC boards. Try
to maintain one central ground node on the board and
use the input capacitor to avoid excess input ripple for
high output current power supplies. If the ground is to
be used for high DC currents, choose a path away from
the small-signal components.
3. The high di/dt loop from the top terminal of the input
capacitor, through the power MOSFETs and back to the
input capacitor should be kept as tight as possible to
reduce inductive ringing. Excess inductance can cause
increased stress on the power MOSFET and increase
noise on the input. If low ESR ceramic capacitors are
used to reduce input noise, place these capacitors close
to the DUT in order to keep the series inductance to a
minimum.
VIA CONNECTION TO V IN
C C1
R C
C C2
C PL
R PL
R SVIN
VIA CONNECTION TO R FB1
C SS
R PG
R SS
R FB2
R FB1
C IN1
C IN2
DUT
C OUT
L1
V IN
PGND
V OUT
1875 F08
VIAS TO GND PLANE
Figure 8. Typical Application and Suggested Layout (Topside Only)
1875f
15
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