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参数资料
| 型号： | M30626FJPFPU7C |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 20 MM, 0.65 MM PITCH, ROHS COMPLIANT, PLASTIC, QFP-100 |
| 文件页数： | 76/104页 |
| 文件大小： | 1313K |
| 代理商： | M30626FJPFPU7C |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页当前第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页
5. Electrical Characteristics
Rev.2.41
Jan 10, 2006
Page 71 of 96
REJ03B0001-0241
VCC1=VCC2=3V
Switching Characteristics
(VCC1 = VCC2 = 5V, VSS = 0V, at Topr =
20 to 85°C / 40 to 85°C unless otherwise specified)
NOTES:
1.
Calculated according to the BCLK frequency as follows:
2.
Calculated according to the BCLK frequency as follows:
3.
This standard value shows the timing when the output is off, and
does not show hold time of data bus.
Hold time of data bus varies with capacitor volume and pull-up
(pull-down) resistance value.
Hold time of data bus is expressed in
t =
CR X ln (1VOL / VCC2)
by a circuit of the right figure.
For example, when VOL = 0.2VCC2, C = 30pF, R = 1k
, hold time
of output ”L” level is
t =
30pF X 1k X In(10.2VCC2 / VCC2)
= 6.7ns.
Table 5.47
Memory Expansion and Microprocessor Modes (for 1- to 3-wait setting and external
area access)
Symbol
Parameter
Standard
Unit
Min.
Max.
td(BCLK-AD)
Address Output Delay Time
See
30
ns
th(BCLK-AD)
Address Output Hold Time (in relation to BCLK)
4
ns
th(RD-AD)
Address Output Hold Time (in relation to RD)
0
ns
th(WR-AD)
Address Output Hold Time (in relation to WR)
ns
td(BCLK-CS)
Chip Select Output Delay Time
30
ns
th(BCLK-CS)
Chip Select Output Hold Time (in relation to BCLK)
4
ns
td(BCLK-ALE)
ALE Signal Output Delay Time
25
ns
th(BCLK-ALE)
ALE Signal Output Hold Time
-4
ns
td(BCLK-RD)
RD Signal Output Delay Time
30
ns
th(BCLK-RD)
RD Signal Output Hold Time
0
ns
td(BCLK-WR)
WR Signal Output Delay Time
30
ns
th(BCLK-WR)
WR Signal Output Hold Time
0
ns
td(BCLK-DB)
Data Output Delay Time (in relation to BCLK)
40
ns
th(BCLK-DB)
Data Output Hold Time (in relation to BCLK) (3)
4ns
td(DB-WR)
Data Output Delay Time (in relation to WR)
ns
th(WR-DB)
Data Output Hold Time (in relation to WR)(3)
ns
td(BCLK-HLDA)
HLDA Output Delay Time
40
ns
n0.5
–
()x10
9
fBCLK
()
------------------------------------
40 ns
[]
–
0.5x10
9
fBCLK
()
------------------------10 ns
[]
–
DBi
R
C
n is “1” for 1-wait setting, “2” for 2-wait setting
and “3” for 3-wait setting.
(BCLK) is 12.5MHz or less.
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