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参数资料
| 型号： | M306V7MJA-XXXFP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | PLASTIC, QFP-100 |
| 文件页数： | 77/298页 |
| 文件大小： | 2272K |
| 代理商： | M306V7MJA-XXXFP |
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Rev.1.00
May 18, 2004
page 168 of 296
M306V7MG/MH/MJ/MJA-XXXFP, M306V7FG/FH/FJ/FJAFP
2.14.6 Data Slice Line Specification Circuit
(1) Specification of data slice line
This circuit decides a line on which caption data is superimposed. The line 21 (fixed), 1 appropriate
line for a period of 1 field (total 2 line for a period of 1 field), and both fields (F1 and F2) are sliced their
data. The caption position register (address 026616/030616) is used for each setting (refer to Table
2.14.1).
The counter is reset at the falling edge of Vsep and is incremented by 1 every Hsep pulse. When the
counter value matched the value specified by bits 4 to 0 of the caption position register, this Hsep is
sliced.
The values of “0016” to “1F16” can be set in the caption position register (at setting only 1 appropriate
line, refer to Table 2.14.1). Figure 2.14.8 shows the signals in the vertical blanking interval. Figure
2.14.9 shows the caption position register.
When slice ID1, set bits 0 to 4 of addresses 026616 and 030616 = 10000b.
525p:When ID1 data slice, set up addresses 026616/030616 bit 4-0 = 00001b and the data clock
position register (addresses 026A16 and 030A16) bit 6, and 5 = 01b.
(2) Specification of line to set slice voltage
When slice CC21 and CCX, the reference voltage for slicing (slice voltage) is generated for the clock
run-in pulse in the particular line (refer to Table 2.14.1). The field to generate slice voltage is specified
by bit 1 of data slicer control register 1. The line to generate slice voltage 1 field is specified by bits 6,
7 of the caption position register (refer to Table 2.14.1).
When slice ID1, set bit 6 and 7 of addresses 026616 and 030616 = 00b or 01b.
525p:When ID1 data slice, set up the addresses 026616 and 030616 bit 7 and 6 = 01b.
(3) Field determination
The field determination flag can be read out by bit 3 of data slicer control register 2. This flag change
at the falling edge of Vsep.
525p:When ID1 data slice, this bit setting is invalid.
Figure 2.14.8 Signals in vertical blanking interval
Video signal
Vertical blanking interval
Composite video
signal
Count value to be set in the caption position register (“0F16” in this case)
Hsep
Vsep
Hsep
Magnified drawing
Clock run-in
Window for
deteminating
clock-run-in
Composite video
signal
Line 21
1 appropriate line is set by
the caption position register
(when setting line 19)
*STB shows start bit.
CC1 to 16 show CC data.
S
T
B
C
1
C
2
C
15
C
16
..........
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