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参数资料
| 型号： | M4LV-96/48-12VI |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | PLD |
| 英文描述： | High Performance E 2 CMOS In-System Programmable Logic |
| 中文描述： | EE PLD, 12 ns, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 27/46页 |
| 文件大小： | 754K |
| 代理商： | M4LV-96/48-12VI |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页当前第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页
MACH 4 Family
33
Input Latch Delays with ZHT Option:
tSILZ
Input latch setup time - ZHT
6.0
ns
tHILZ
Input latch hold time - ZHT
0.0
ns
tPDILZi Transparent input latch to internal feedback - ZHT
6.0
ns
Output Delays:
tBUF
Output buffer delay
2.0
ns
tSLW
Slow slew rate delay adder
2.5
ns
tEA
Output enable time
9.5
10.0
12.0
15.0
17.0
ns
tER
Output disable time
9.5
10.0
12.0
15.0
17.0
ns
Power Delay:
tPL
Power-down mode delay adder
2.5
ns
Reset and Preset Delays:
tSRi
Asynchronous reset or preset to internal register output
10.0
12.0
14.0
18.0
20.0
ns
tSR
Asynchronous reset or preset to register output
12.0
14.0
16.0
20.0
22.0
ns
tSRR
Asynchronous reset and preset register recovery time
8.0
10.0
15.0
17.0
ns
tSRW
Asynchronous reset or preset width
10.0
12.0
15.0
17.0
ns
Clock/LE Width:
tWLS
Global clock width low
3.0
5.0
6.0
7.0
ns
tWHS
Global clock width high
3.0
5.0
6.0
7.0
ns
tWLA
Product term clock width low
4.0
5.0
8.0
9.0
10.0
ns
tWHA
Product term clock width high
4.0
5.0
8.0
9.0
10.0
ns
tGWS
Global gate width low (for low transparent) or high
(for high transparent)
5.0
6.0
7.0
ns
tGWA
Product term gate width low (for low transparent) or
high (for high transparent)
4.0
5.0
6.0
9.0
11.0
ns
tWIRL
Input register clock width low
4.5
5.0
6.0
7.0
ns
tWIRH
Input register clock width high
4.5
5.0
6.0
7.0
ns
tWIL
Input latch gate width
5.0
6.0
7.0
ns
MACH 4 TIMING PARAMETERS OVER OPERATING RANGES1 (CONTINUED)
-7
-10
-12
-14
-15
-18
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
相关PDF资料 |
PDF描述 |
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参数描述 |
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