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参数资料
| 型号： | M4LV-96/48-12VI |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | PLD |
| 英文描述： | High Performance E 2 CMOS In-System Programmable Logic |
| 中文描述： | EE PLD, 12 ns, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 9/46页 |
| 文件大小： | 754K |
| 代理商： | M4LV-96/48-12VI |
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MACH 4 Family
17
PAL Block Clock Generation
Each MACH 4 device has four clock pins that can also be used as inputs. These pins drive a
clock generator in each PAL block (Figure 14). The clock generator provides four clock signals
that can be used anywhere in the PAL block. These four PAL block clock signals can consist of
a large number of combinations of the true and complement edges of the global clock signals.
Table 12 lists the possible combinations.
Note:
1. M4(LV)-32/32 and M4(LV)-64/32 have only two clock pins, GCLK0 and GCLK1. GCLK2 is tied to GCLK0, and GCLK3 is tied to
GCLK1.
To
Central
Switch
Matrix
From
Macrocell
2
From Input Cell
Direct
From
Macrocell
1
Registered/Latched
17466G-002
17466G-003
Figure 12. MACH 4 with 2:1 Macrocell-I/O Cell Ratio
- Input Switch Matrix
Figure 13. MACH 4 with 1:1 Macrocell-I/O Cell Ratio
- Input Switch Matrix
To
Central
Switch
Matrix
From
Macrocell
From
I/O
Pin
GCLK0
GCLK1
GCLK2
GCLK3
Block CLK0
(GCLK0 or GCLK1)
Block CLK1
(GCLK1 or GCLK0)
Block CLK2
(GCLK2 or GCLK3)
Block CLK3
(GCLK3 or GCLK2)
17466G-004
Figure 14. PAL Block Clock Generator 1
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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