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参数资料
型号： MAX195BCPE+
厂商： Maxim Integrated Products
文件页数： 23/28页
文件大小： 0K
描述： IC ADC 16BIT 85KSPS SHTDN 16-DIP
产品培训模块： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装： 25
位数： 16
采样率（每秒）： 85k
数据接口： QSPI?，串行，SPI?
转换器数目： 2
功率耗散（最大）： 80mW
电压电源： 模拟和数字，双 ±
工作温度： 0°C ~ 70°C
安装类型： 通孔
封装/外壳： 16-DIP（0.300"，7.62mm）
供应商设备封装： 16-PDIP
包装： 管件
输入数目和类型： 1 个单端，单极；1 个单端，双极
产品目录页面： 1393 (CN2011-ZH PDF)
MAX195
16-Bit, 85ksps ADC with 10A Shutdown
4
_______________________________________________________________________________________
VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V
VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V,
BP/UP/SHDN = 0V
VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V,
BP/UP/SHDN = 0V
VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V,
BP/UP/SHDN = 0V
VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V,
BP/UP/SHDN = 0V
CONDITIONS
mW
80
Power Dissipation
A
0.1
5
ISSA
VSSA Shutdown Supply Current
A
0.1
5
IDDA
VDDA Shutdown Supply Current
A
1.6
5
IDDD
VDDD Shutdown Supply Current
(Note 5)
A
0.1
5
ISSD
VSSD Shutdown Supply Current
UNITS
MIN
TYP
MAX
SYMBOL
PARAMETER
ELECTRICAL CHARACTERISTICS (continued)
(VDDD = VDDA = +5V, VSSD = VSSA = -5V, fCLK = 1.7MHz, VREF = +5V, TA = TMIN to TMAX, unless otherwise noted. Typical
values are at TA = +25°C.)
TIMING CHARACTERISTICS
(VDDD = VDDA = +5V, VSSD = VSSA = -5V, unless otherwise noted.)
Note 1: Accuracy and dynamic performance tests performed after calibration.
Note 2: Guaranteed by design, not tested.
Note 3: Tested with 50% duty cycle. Duty cycles from 25% to 75% at 1.7MHz are acceptable.
Note 4: See
External Clock section.
Note 5: Measured in shutdown mode with CLK and SCLK low.
POWER REQUIREMENTS (cont.)
PARAMETER
SYMBOL CONDITIONS
TA = +25°C
TYP
TA = 0°C to
+70°C
MIN
MAX
TA = -40°C to
+85°C
MIN
MAX
TA = -55°C to
+125°C
MIN
MAX
UNITS
CONV Pulse Width
tCW
20
30
35
ns
CONV to CLK Falling
Synchronization (Note 2)
tCC1
10
ns
CONV to CLK Rising
Synchronization (Note 2)
tCC2
40
ns
Data Access Time
tDV
CL = 50pF
80
40
ns
Bus Relinquish Time
tDH
CL = 10pF
40
ns
CLK to EOC High
tCEH
CL = 50pF
300
350
ns
CLK to EOC Low
tCEL
CL = 50pF
300
350
ns
CLK to DOUT Valid
tCD
CL = 50pF
100
350
100
375
100
400
ns
SCLK to DOUT Valid
tSD
CL = 50pF
20
140
20
160
20
160
ns
CS to SCLK Setup Time
tCSS
75
ns
CS to SCLK Hold Time
tCSH
-10
ns
Acquisition Time
tAQ
2.4
s
Calibration Time
tCAL
14,000 x tCLK
8.2
ms
RESET to CLK Setup Time
tRCS
-40
ns
RESET to CLK Hold Time
tRCH
120
Start-Up Time (Note 6)
tSU
Exiting
shutdown
50
ns
90
s
Note 6: Settling time required after deasserting shutdown to achieve less than 0.1LSB additional error.
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PDF描述
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