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参数资料
型号： MAX19710ETN+
厂商： Maxim Integrated Products
文件页数： 35/37页
文件大小： 0K
描述： IC ANLG FRONT END 7.5MSPS 56TQFN
产品变化通告： Product Discontinuation 09/Jun/2011
标准包装： 43
位数： 10
通道数： 2
功率（瓦特）： 30mW
电压 - 电源，模拟： 3V
电压 - 电源，数字： 3V
封装/外壳： 56-WFQFN 裸露焊盘
供应商设备封装： 56-TQFN-EP（7x7）
包装： 管件
产品目录页面： 1398 (CN2011-ZH PDF)
MAX19710
ELECTRICAL CHARACTERISTICS (continued)
(VDD = 3V, OVDD = 1.8V, internal reference (1.024V), CL
≈ 10pF on all digital outputs, fCLK = 7.5MHz (50% duty cycle), Rx ADC input
amplitude = -0.5dBFS, Tx DAC output amplitude = 0dBFS, CM1 = 0, CM0 = 0, differential Rx ADC input, differential Tx DAC output,
CREFP = CREFN = CCOM = 0.33F, CL < 5pF on all aux-DAC outputs, TA = TMIN to TMAX, unless otherwise noted. Typical values are at
TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
SERIAL-INTERFACE TIMING CHARACTERISTICS (Figures 6 and 8, Note 2)
Falling Edge of
CS/WAKE to Rising
Edge of First SCLK Time
tCSS
10
ns
DIN to SCLK Setup Time
tDS
10
ns
DIN to SCLK Hold Time
tDH
0ns
SCLK Pulse-Width High
tCH
25
ns
SCLK Pulse-Width Low
tCL
25
ns
SCLK Period
tCP
50
ns
SCLK to
CS/WAKE Setup Time
tCS
10
ns
CS/WAKE High Pulse Width
tCSW
80
ns
CS/WAKE High to DOUT
Active High
tCSD
Bit AD0 set
200
ns
CS/WAKE High to DOUT Low
(Aux-ADC Conversion Time)
tCONV
Bit AD0 set, no averaging, fCLK = 7.5MHz,
CLK divider = 2
4.3
s
DOUT Low to
CS/WAKE
Setup Time
tDCS
Bit AD0, AD10 set
200
ns
SCLK Low to DOUT Data Out
tCD
Bit AD0, AD10 set
14.5
ns
CS/WAKE High to DOUT High
Impedance
tCHZ
Bit AD0, AD10 set
200
ns
MODE-RECOVERY TIMING CHARACTERISTICS (Figure 7)
From shutdown to Rx mode, ADC settles
to within 1dB SINAD
500
From shutdown to Tx mode, DAC settles to
within 10 LSB error
26.2
From aux-ADC enable to aux-ADC start
conversion
10
From shutdown to aux-DAC output valid
28
Shutdown Wake-Up Time
(With CLK)
tWAKE,SD
From shutdown to FD mode, ADC settles
to within 1dB SINAD, DAC settles to within
10 LSB error
500
s
From idle to Rx mode, ADC settles to within
1dB SINAD
7.3
From idle to Tx mode, DAC settles to 10
LSB error
5.2
Idle Wake-Up Time
(With CLK)
tWAKE,ST0
From idle to FD mode, ADC settles to
within 1dB SINAD, DAC settles to within 10
LSB error
7.3
s
10-Bit, 7.5Msps, Full-Duplex
Analog Front-End
_______________________________________________________________________________________
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