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参数资料
| 型号： | MAX3886ETN+T |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 16/17页 |
| 文件大小： | 0K |
| 描述： | IC MULTIRATE CDR SER/DES56-TQFN |
| 标准包装： | 2,500 |
| 类型： | 时钟和数据恢复（CDR），多路复用器 |
| PLL： | 是 |
| 主要目的： | 光纤网络终端（ONT）应用，千兆位无源光纤网络（GPON），宽带无源光纤网络（BPON） |
| 输入： | CML，LVDS，LVPECL |
| 输出： | CML，LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 7:6 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622MHz，2488Mbps |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-WFQFN 裸露焊盘 |
| 供应商设备封装： | 56-TQFN-EP（8x8） |
| 包装： | 带卷 (TR) |
MAX3886
Multirate CDR with Integrated Serializer/Deserializer
for GPON and BPON ONT Applications
8
_______________________________________________________________________________________
Pin Description (continued)
PIN
NAME
FUNCTION
23
PDI1-
Negative Parallel Data Input 1, LVDS
24
PDI0+
Positive Parallel Data Input 0, LVDS, LSB (Last Serial Bit Out)
25
PDI0-
Negative Parallel Data Input 0, LVDS, LSB (Last Serial Bit Out)
26
BENI+
Positive Burst Enable Input, LVDS
27
BENI-
Negative Burst Enable Input, LVDS
30
RCKO+
Positive Parallel Rate Reference Clock Output, LVDS
31
RCKO-
Negative Parallel Rate Reference Clock Output, LVDS
32
PDO3+
Positive Parallel Data Output 3, LVDS, MSB (First Serial Bit In)
33
PDO3-
Negative Parallel Data Output 3, LVDS, MSB (First Serial Bit In)
34
PDO2+
Positive Parallel Data Output 2, LVDS
35
PDO2-
Negative Parallel Data Output 2, LVDS
36
PDO1+
Positive Parallel Data Output 1, LVDS
37
PDO1-
Negative Parallel Data Output 1, LVDS
38
PDO0+
Positive Parallel Data Output 0, LVDS, LSB (Last Serial Bit In)
39
PDO0-
Negative Parallel Data Output 0, LVDS, LSB (Last Serial Bit In)
40
PCKO+
Positive Parallel Clock Output, LVDS; Rate/4 or Rate/8, depending on value of MDDR pin. See
Figure 1 for timing diagram.
41
PCKO-
Negative Parallel Clock Output, LVDS; Rate/4 or Rate/8, depending on value of MDDR pin. See
Figure 1 for timing diagram.
44
FERR
FIFO Error Output, LVCMOS. A high output indicates when the FIFO read and write clocks attempt to
access the same register. Normally connected to MAC IC.
45
FRST
FIFO Reset Input, LVCMOS. A high input resets the FIFO. Normally connected to MAC IC.
47
RFCK2
Reference Clock Crystal Input. A 19.4400MHz crystal must be connected between RFCK1 and
RFCK2; or a 19.4400MHz LVCMOS clock source (capable of driving up to 10pF load) can be
connected through a 10pF
±10% series capacitor to RFCK1, RFCK2 unconnected.
48
RFCK1
Reference Clock Crystal Input. See Pin 47.
49
MDDR
Dual Data Rate Select Input, LVCMOS. A high input selects dual data rate (DDR) parallel clock
output. See Figure 1 for timing diagram.
50
MSYM
Symmetric Select Input, LVCMOS. A high input selects symmetric operation, a low input selects
asymmetric operation. See Table 2.
51
MVCO
VCO Rate Select Input, Three-State. See Table 2.
52
LOCK
PLL Lock Detector Output, LVCMOS. A high output indicates the PLL is in lock, this output can
chatter when no valid input signal is present.
54
CFIL
PLL Filter Capacitor Connection. Connect a 0.27μF ceramic capacitor (
±10%, 10V, X7R-type)
between pin 54 and pin 53.
55
TP4
Test Pin, Reserved. Connect to VCC for normal operation.
—
EP
Exposed Paddle. Connect to thermal and electrical ground.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| MAX388CWG | 功能描述:多路器开关 IC RoHS:否 制造商:Texas Instruments 通道数量:1 开关数量:4 开启电阻（最大值）:7 Ohms 开启时间（最大值）: 关闭时间（最大值）: 传播延迟时间:0.25 ns 工作电源电压:2.3 V to 3.6 V 工作电源电流: 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:UQFN-16 |
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