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参数资料
型号： MAX5978ETJ+
厂商： Maxim Integrated
文件页数： 25/38页
文件大小： 2412K
描述： IC CTLR HOT-SWAP 32TQFN
产品培训模块： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装： 1
类型： 热交换控制器
应用： 刀峰式服务器，网络应用设备
内部开关： 无
电流限制： 可调
电源电压： 2.7 V ~ 16 V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 32-WFQFN 裸露焊盘
供应商设备封装： 32-TQFN-EP（5x5）
包装： 管件
0 to 16V, Hot-Swap Controller with 10-Bit
Current, Voltage Monitor, and 4 LED Drivers
25
Power-Good Detection and PG Output
The PG output is asserted when the voltage at MON is
between the undervoltage and overvoltage critical limits.
The status of the power-good signal is maintained in
register status3[0]. A value of 1 in the pg[] bit indicates
a power-good condition, regardless of the POL setting,
which only affects the PG output pin polarity. The open-
drain PG output can be configured for active-high or
active-low status indication by the state of the POL input
(see Table 29).
The POL input sets the value of status3[5], which is a
read-only bit; the state of the POL input can be changed
at any time during operation and the polarity of the PG
output changes accordingly.
The assertion of the PG output is delayed by a user-
selectable time delay of 50ms, 100ms, 200ms, or 400ms
(see Tables 30a and 30b).
Table 27. Overvoltage Critical Threshold Register Format (Low-Order Bits)
Table 28. PROT Input and prot[] Bits
Table 29. status3 Register Format
Table 30a. Power-Good Assertion Delay-Time Register Format
Table 30b. Power-Good Assertion Delay
Description:
Overvoltage critical threshold low-order bits [1:0]
Register Title:
ov2thr_lsb
Register Addresses:
0x21
RESET
VALUE
R
R
R
R
R
R/W
R/W
R/W






ov2_1
ov2_0
0x03
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0

PROT INPUT
STATE
prot[1]
prot[0]
UV/OV WARNING
ACTION
UV/OV CRITICAL ACTION
Low
0
0
Assert ALERT
Assert ALERT, clear PG, shut down channel
High
0
1
Assert ALERT
Assert ALERT, clear PG
Unconnected
1
0
Assert ALERT
Assert ALERT
Description:
Power-good status register: POL, ALERT, and power-good bits
Register Title:
status3
Register Address:
0x34
RESET
VALUE
R
R
R
R/W
R
R
R
R


POL
ALERT


Unused
pg[0]

Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0

Description:
Power-good assertion delay-time register
Register Title:
pgdly
Register Address:
0x38
RESET
VALUE
R
R
R
R
R/W
R/W
R/W
R/W




Unused
Unused
pgdly1
pgdly0
0x00
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0

pgdly1
pgdly0
PG ASSERTION DELAY (ms)
0
0
50
0
1
100
1
0
200
1
1
400
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