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参数资料
型号： MAX9853ETM+
厂商： Maxim Integrated Products
文件页数： 6/71页
文件大小： 0K
描述： IC CODEC AUDIO STEREO 48TQFN
标准包装： 43
类型： 立体声音频
数据接口： 串行
分辨率（位）： 18 b
ADC / DAC 数量： 2 / 2
三角积分调变： 是
S/N 比，标准 ADC / DAC (db)： 81.5 / 88
动态范围，标准 ADC / DAC (db)： 82 / 87.5
电压 - 电源，模拟： 2.6 V ~ 3.3 V
电压 - 电源，数字： 1.7 V ~ 3.3 V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 48-WFQFN 裸露焊盘
供应商设备封装： 48-TQFN-EP（7x7）
包装： 管件
MAX9851/MAX9853
Stereo Audio CODECs with Microphone, DirectDrive
Headphones, Speaker Amplifiers, or Line Outputs
14
______________________________________________________________________________________
TIMING CHARACTERISTICS
(AVDD = CPVDD = +3V, DVDD = DVDDS2 = +1.8V, PVDD = +3.3V, RHP = 32
Ω, ZSPK = 8Ω + 10H, RREC = 32Ω, ROUTL+ to ROUTL- =
10k
Ω, ROUTR+ to ROUTR- = 10kΩ, C1 = 0.22F, C2 = CNREG = CPREG = CINTMICBIAS, CMBIAS = CREF = 1F, MCLK = 13MHz, all
PGAs = 0dB, HP/REC volume = -20.0dB, SPK volume = -20.4dB, line output gain = -0.4dB, TA = TMIN to TMAX, unless otherwise
noted. Typical values are at TA = +25°C.) (See Functional Diagrams/Typical Operating Circuits).
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
INPUT CLOCK CHARACTERISTICS
MCLK Input Frequency
fMCLK
13 / 26
MHz
MCLK Duty Cycle
45
50
55
%
Maximum MCLK Jitter
Maximum allowable RMS for performance
limits
100
psRMS
DIGITAL INPUTS (BCLKS_, LRCLKS_, SDINS_, MCLK, SDA, SCL, FAULTIN)
Input-Voltage High
VIH
0.7 x
DVDD
V
Input-Voltage Low
VIL
0.3 x
DVDD
V
Input Hysteresis
200
mV
Input Leakage Current
IIH, IIL
-3
+3
A
FAULTIN Input Low Leakage
Current (MAX9853)
IIL
FAULTIN has internal pullup resistor
30
A
FAULTIN Input High Leakage
Current (MAX9853)
IIH
3A
Input Capacitance
10
pF
CMOS DIGITAL OUTPUTS (BCLKS_, LRCLKS_, SDOUTS_)
Output Low Voltage
VOL
IOL = 3mA
0.4
V
Output High Voltage
VOH
IOH = 3mA
DVDD -
0.4
V
DIGITAL AUDIO INTERFACE TIMING CHARACTERISTICS (Digital Audio Interface S1 and S2)
tBCLKS
Slave operation
75
ns
BCLK Cycle Time
tBCLKM
Master operation
308
ns
BCLK High Time
tBCLKH
Slave operation
30
ns
BCLK Low Time
tBCLKL
Slave operation
30
ns
BCLK_ or LRCLK_ Rise and Fall
Time
tr, tf
Master operation, CL = 15pF
7
ns
SDIN_ or LRCLK_ to BCLK_
Rising Set-Up Time
tSU
BCI = 0 (see I
2C register definition)
30
ns
SDIN_ or LRCLK_ to BCLK_
Rising Hold Time
tHD
BCI = 0 (see I
2C register definition)
5
ns
SDOUTS1 Delay Time
tDLY
BCI = 0 (see I
2C register definition),
CL = 30pF
35
ns
SDOUTS2 Delay Time
tDLY
BCI = 0 (see I
2C register definition),
CL = 30pF
50
ns
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PDF描述
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相关代理商/技术参数
参数描述
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