参数资料
型号: MAXQ7670AATL/V+
厂商: MAXIM INTEGRATED PRODUCTS INC
元件分类: 微控制器/微处理器
英文描述: RISC MICROCONTROLLER, PQCC40
封装: 5 X 5 MM, ROHS COMPLIANT, TQFN-40
文件页数: 36/38页
文件大小: 474K
代理商: MAXQ7670AATL/V+
MAXQ7670A
Microcontroller with 12-Bit ADC,
PGA, 64KB Flash, and CAN Interface
_______________________________________________________________________________________
7
ELECTRICAL CHARACTERISTICS (continued)
(VDVDDIO = +5.0V, VAVDD = +3.3V, VDVDD = +2.5V, VREFADC = +3.3V, system clock = 16MHz. TA = TMIN to TMAX, unless otherwise
noted. Typical values are at TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Output Capacitance
I/O pins three-state
15
pF
PD0._ = 0
880
Maximum Output Impedance
PD0._ = 1
450
SYSTEM CLOCK
System Clock Frequency
fSYSCLK
From any clock source
0
16.67
MHz
SPI INTERFACE TIMING
SPI Master Operating
Frequency
fMCLK
0.5 x fSYSCLK
8
MHz
SPI Slave Mode Operating
Frequency
fSCLK
fSYSCLK/8
MHz
SCLK Output Pulse-Width
High/Low
tMCH,
tMCL
tSYSCLK
- 25
ns
SCLK Input Pulse-Width
High/Low
tSCH, tSCL
tSYSCLK
ns
MOSI Output Hold Time
After SCLK Sample Edge
tMOH
tSYSCLK
- 25
ns
MOSI Output Setup Time to
SCLK Sample Edge
tMOS
tSYSCLK
- 25
ns
MISO Input Setup Time to
SCLK Sample Edge
tMIS
30
ns
MISO Input Hold Time After
SCLK Sample Edge
tMIH
0ns
SCLK Inactive to MOSI
Inactive
tMLH
tSYSCLK
- 25
ns
MOSI Input Setup Time to
SCLK Sample Edge
tSIS
30
ns
MOSI Input Hold Time After
SCLK Sample Edge
tSIH
tSYSCLK
+ 25
ns
MISO Output Valid After
SCLK Shift Edge Transition
tSOV
3 tSYSCLK
+ 25
ns
MISO Output Disabled After
SS Edge Rise
tSLH
2 tSYSCLK
+ 50
ns
SS Falling Edge to MISO Active
tSOE
2 tSYSCLK
+ 2.5
ns
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