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参数资料
| 型号： | MB90822PFV |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 0.50 MM PITCH, PLASTIC, LQFP-80 |
| 文件页数： | 62/100页 |
| 文件大小： | 1414K |
| 代理商： | MB90822PFV |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页当前第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页
MB90820 Series
64
10. DTP/External Interrupts
The DTP/external interrupt circuit is activated by the signal supplied to a DTP/external interrupt pin. The CPU
accepts the signal using the same procedure it uses for normal hardware interrupts and generates external
interrupts or activates the extended intelligent I/O service (EI2OS).
Features of DTP/External Interrupt :
Total 8 external interrupt channels.
Two request levels (“H” and “L”) are provided for the intelligent I/O service.
Four request levels (rising edge, falling edge, “H” level and “L” level) are provided for external interrupt requests.
(1) Register configuration
15
14
13
12
11
10
9
8
R/W
0
Address: 0000031H
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
DTP/Interrupt Source Register
EIRR
Initial value
Read/write
Bit
Address: 000030H
76
5
4
3
2
1
0
DTP/Interrupt Enable Register
ENIR
Bit
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
Initial value
Read/write
EN7
EN6
EN3
EN2
EN1
EN0
EN5
ER7
ER6
ER5
ER4
ER3
ER2
ER1
ER0
EN4
15
14
13
12
11
10
9
8
R/W
0
Address: 0000033H
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
Request Level Setting Register (Upper)
ELVRH
Initial value
Read/write
Bit
Address: 000032H
76
5
4
3
2
1
0
Request Level Setting Register (Lower)
ELVRL
Bit
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
Initial value
Read/write
LB3
LA3
LB1
LA1
LB0
LA0
LB2
LB7
LA7
LB6
LA6
LB5
LA5
LB4
LA4
LA2
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