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参数资料
| 型号： | MB90F498GPMC |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 12 X 12 MM, 1.70 MM HEIGHT, 0.65 MM PITCH, PLASTIC, LQFP-64 |
| 文件页数： | 31/96页 |
| 文件大小： | 2317K |
| 代理商： | MB90F498GPMC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页当前第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页
MB90495G Series
DS07-13713-6E
37
3.
Watchdog Timer
The watchdog timer is a 2-bit timer used as a count clock for the timer-based or watch timer.
If the counter is not cleared within the interval time, it resets the CPU.
Watchdog Timer Function
The watchdog timer is a timer counter used to deal with runaway programs. Once the watchdog timer is
launched, it is necessary to keep clearing its counter within the specified interval. If the specified interval
passes without the watchdog timer counter being cleared, the CPU will be reset. This feature is called the
watchdog timer.
The watchdog timer interval traces back to the clock interval input as the count clock. A watchdog reset is
generated for the smallest to largest times.
The clock source output destination is set by the watchdog clock selection bit of the watch timer control register
(WTC : WDCS) .
The watchdog timer interval is set time-base timer output selection bit/watch timer output selection bit of the
watchdog timer control register (WDTC : WT1, WT0) .
Watchdog Timer Intervals
HCLK : oscillation clock (4 MHz) ; SCLK : Subclock (8.192 kHz)
Notes:
If the count clock of the watchdog timer is set to time-base timer output (overflow signal) , then clearing the
time-base timer could make it take longer to reset the watchdog.
If you are using a subclock as the machine clock, make sure to select watch timer output by setting the
watchdog timer clock source selection bit (WDCS) of the watch timer control register (WTC) to 0.
Minimum
Maximum
Clock Interval
Minimum
Maximum
Clock Interval
Approx. 3.58 ms
Approx. 4.61 ms
214
± 211/
HCLK
Approx. 0.457 s
Approx. 0.576 s
212
± 29/
SCLK
Approx. 14.33 ms
Approx. 18.3 ms
216
± 213/
HCLK
Approx. 3.584 s
Approx. 4.608 s
215
± 212/
SCLK
Approx. 57.23 ms
Approx. 73.73 ms
218
± 215/
HCLK
Approx. 7.168 s
Approx. 9.216 s
216
± 213/
SCLK
Approx. 458.75 ms Approx. 589.82 ms
221
± 218/
HCLK
Approx. 14.336 s Approx. 18.432 s
217
± 214/
SCLK
相关PDF资料 |
PDF描述 |
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