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参数资料
| 型号： | MB91F355APMT |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封装： | 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-176 |
| 文件页数： | 105/112页 |
| 文件大小： | 1095K |
| 代理商： | MB91F355APMT |
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MB91350A Series
92
(4) Normal bus access read/write operation
(VCC
= 3.0 V to 3.6 V, VSS = DAVS = AVSS = 0 V, Ta = 0°C to + 70°C)
*1 : When the bus timing is delayed by automatic wait insertion or RDY input, add the time (tCYC
× the number of
cycles added for the delay) to this rating.
*2 : The following ratings are for the gear ratio set to 1. For the ratings when the gear ratio is set to between 1/2 to
1/8, substitute 1/2 to 1/8 for n in the following equation.
Calculation expression: 3/(2n)
× tCYC 15
*3 : AWRxL : Area Wait Register
Parameter
Symbol
Pin
Conditions
Value
Unit
Remarks
Min
Max
CS0 to CS3 setup
tCSLCH
MCLK,
CS0 to CS3
AWRxL*3 : W02
= 03
ns
tCSDLCH
AWR0L : W02
= 1
3
ns
CS0 to CS3 hold
tCHCSH
3tCYC/2
+ 6ns
Address setup
tASCH
MCLK,
A23 to A00
3
ns
tASWL
WR0, WR1,
A23 to A00
3
ns
tASRL
RD,
A23 to A00
3
ns
Address hold
tCHAX
MCLK,
A23 to A00
3tCYC/2
+ 6ns
tWHAX
WR0, WR1,
A23 to A00
3
ns
tRHAX
RD,
A23 to A00
3
ns
Valid address
→
Valid data input time
tAVDV
A23 to A00,
D31 to D16
3 / 2
× tCYC 15
ns
*1
*2
WR0, WR1 delay time
tCHWL
MCLK,
WR0, WR1
6ns
WR0, WR1 delay time
tCHWH
6ns
WR0, WR1 minimum
pulse width
tWLWH
WR0, WR1
tCYC
5
ns
Data setup
→ WRx ↑
tDSWH
WR0, WR1,
D31 to D16
tCYC
ns
WRx
↑ → Data hold time
tWHDX
3
ns
RD delay time
tCHRL
MCLK,
RD
6ns
RD delay time
tCHRH
6ns
RD
↓ →
Valid data input time
tRLDV
RD,
D31 to D16
tCYC
10
ns
*1
Data setup
→RD ↑ Time
tDSRH
10
ns
RD
↓ → Data hold time
tRHDX
0
ns
RD minimum pulse width
tRLRH
RD
tCYC
5
ns
AS setup
tASLCH
MCLK,
AS
3
ns
AS hold
tCHASH
3tCYC/2
+ 6ns
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PDF描述 |
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