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参数资料
| 型号： | MB95F262HWQN-G-SNE1 |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQCC32 |
| 封装： | 5 X 5 MM, 0.80 MM HEIGHT, 0.50 MM PITCH, PLASTIC, QFN-32 |
| 文件页数： | 61/92页 |
| 文件大小： | 3535K |
| 代理商： | MB95F262HWQN-G-SNE1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页当前第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页
MB95260H/270H/280H Series
64
DS07–12627–5E
Sampling is executed at the rising edge of the sampling clock*1, and serial clock delay is enabled*2.
(ESCR register: SCES bit = 0, ECCR register: SCDE bit = 1)
(VCC = 5.0 V
±10%, VSS = 0.0 V, TA = -40°C to + 85°C)
*1: There is a function used to choose whether the sampling of reception data is performed at a rising edge or
a falling edge of the serial clock.
*2: The serial clock delay function is a function that delays the output signal of the serial clock for half clock.
*3: See “(2) Source Clock / Machine Clock” for tMCLK.
Parameter
Symbol Pin name
Condition
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock
operation output pin:
CL = 80 pF
+ 1 TTL
5 tMCLK*3
—ns
SCK
↑→ SOT delay time
tSHOVI
SCK, SOT
95
+ 95
ns
Valid SIN
→ SCK ↓
tIVSLI
SCK, SIN
tMCLK*3
+ 190
—
ns
SCK
↓→ valid SIN hold time
tSLIXI
SCK, SIN
0
—
ns
SOT
→ SCK ↓ delay time
tSOVLI
SCK, SOT
—
4 tMCLK*3
ns
2.4 V
0.8 V0.8 V
tSHOVI
tSOVLI
tIVSLI
tSLIXI
2.4 V
0.8 V
2.4 V
0.8 V
SCK
SOT
SIN
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
tSCYC
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PDF描述 |
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