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参数资料
| 型号： | MC100ES8111ACR2 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/12页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:10 32-LQFP |
| 标准包装： | 2,000 |
| 系列： | 100ES |
| 类型： | 扇出缓冲器（分配），多路复用器 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:10 |
| 差分 - 输入:输出： | 是/是 |
| 输入： | HSTL，PECL |
| 输出： | HSTL |
| 频率 - 最大： | 625MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 110°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-LQFP |
| 供应商设备封装： | 32-TQFP（7x7） |
| 包装： | 带卷 (TR) |
MC100ES8111 DATASHEET
HSTL CLOCK FANOUT BUFFER
MC100ES8111 Revision 4
7
2009 Integrated Device Technology, Inc.
series resonant point of an individual bypass capacitor, its overall
impedance begins to look inductive and thus increases with
increasing frequency. The parallel capacitor combination shown
ensures that a low impedance path to ground exists for frequencies
well above the noise bandwidth.
Figure 4. VCC, VCCO Power Supply Bypass
Output Enable/Disable Control
The MC100ES8111 enables and disables outputs synchronously
to the input clock signal. The user may enable and disable the
outputs by using the OE control regardless of any hold and setup
time constraints. Output runt pulses are prevented in any case.
Outputs are disabled in logic low state (Qn=Low, Qn=High) without
a change of the output impedance.
Figure 5. MC100ES8111 Output Disable/Enable Timing
VCC
0.1 nF
33...100 nF
MC100ES8111
0.1 nF
33...100 nF
4
3.3 V ± 5%
1.8 V ± 0.1 V or
VCCO
1.5 V ± 0. 1V
CLKn
OE
Qn
tPDL (OE to Qn)
50%
tPLE (OE to Qn)
Outputs Disabled
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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