参数资料
型号: MC68336GVFT20
厂商: MOTOROLA INC
元件分类: 微控制器/微处理器
英文描述: 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP16
封装: PLASTIC, QFP-160
文件页数: 297/434页
文件大小: 6093K
代理商: MC68336GVFT20
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MOTOROLA
REGISTER SUMMARY
MC68336/376
D-48
USER’S MANUAL
DDRQS determines the direction of the TXD pin only when the SCI transmitter is dis-
abled. When the SCI transmitter is enabled, the TXD pin is an output.
D.6.11 QSPI Control Register 0
SPCR0 contains parameters for configuring the QSPI and enabling various modes of
operation. The CPU32 has read/write access to SPCR0, but the QSM has read access
only. SPCR0 must be initialized before QSPI operation begins. Writing a new value to
SPCR0 while the QSPI is enabled disrupts operation.
MSTR — Master/Slave Mode Select
0 = QSPI is a slave device.
1 = QSPI is the system master.
WOMQ — Wired-OR Mode for QSPI Pins
0 = Pins designated for output by DDRQS operate in normal mode.
1 = Pins designated for output by DDRQS operate in open-drain mode.
NOTES:
1. PQS2 is a digital I/O pin unless the SPI is enabled (SPE set in SPCR1), in which case it
becomes the QSPI serial clock SCK.
2. PQS7 is a digital I/O pin unless the SCI transmitter is enabled (TE set in SCCR1), in
which case it becomes the SCI serial data output TXD.
Table D-33 Effect of DDRQS on QSM Pin Function
QSM Pin
Mode
DDRQS Bit
Bit State
Pin Function
MISO
Master
DDQS0
0
Serial data input to QSPI
1
Disables data input
Slave
0
Disables data output
1
Serial data output from QSPI
MOSI
Master
DDQS1
0
Disables data output
1
Serial data output from QSPI
Slave
0
Serial data input to QSPI
1
Disables data input
SCK1
Master
DDQS2
Clock output from QSPI
Slave
Clock input to QSPI
PCS0/SS
Master
DDQS3
0
Assertion causes mode fault
1
Chip-select output
Slave
0
QSPI slave select input
1
Disables slave select Input
PCS[1:3]
Master
DDQS[4:6]
0
Disables chip-select output
1
Chip-select output
Slave
0
Inactive
1
Inactive
TXD2
DDQS7
X
Serial data output from SCI
RXD
None
NA
Serial data input to SCI
SPCR0 — QSPI Control Register 0
$YFFC18
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
MSTR
WOMQ
BITS[3:0]
CPOL
CPHA
SPBR[7:0]
RESET:
0
1
0
1
0
336376UMBook Page 48 Friday, November 15, 1996 2:09 PM
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