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参数资料
型号： MC68711E20CFNE2
厂商： Freescale Semiconductor
文件页数： 19/138页
文件大小： 0K
描述： IC MCU 8BIT 20K FLASH 52-PLCC
标准包装： 23
系列： HC11
核心处理器： HC11
芯体尺寸： 8-位
速度： 2MHz
连通性： SCI，SPI
外围设备： POR，WDT
输入/输出数： 38
程序存储器容量： 20KB（20K x 8）
程序存储器类型： OTP
EEPROM 大小： 512 x 8
RAM 容量： 768 x 8
电压 - 电源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
数据转换器： A/D 8x8b
振荡器型： 内部
工作温度： -40°C ~ 85°C
封装/外壳： 52-LCC（J 形引线）
包装： 管件
产品目录页面： 723 (CN2011-ZH PDF)
Expansion Bus Timing
MC68HC711D3 Data Sheet, Rev. 2.1
Freescale Semiconductor
115
9.8 Expansion Bus Timing
Num
Characteristic(1)
1. VDD = 5.0 Vdc ± 10%, VSS = 0 Vdc, TA = TL to TH. All timing is shown with respect to 20% VDD and 70% VDD, unless
otherwise noted.
Symbol
1.0 MHz
2.0 MHz
3.0 MHz
Unit
Min
Max
Min Max Min Max
Frequency of operation (E-clock frequency)
fO
dc
1.0
dc
2.0
dc
3.0
MHz
1
Cycle time
tcyc
1000
—
500
—
333
—
ns
2
Pulse width, E low, PWEL = 1/2 tcyc — 23 ns
PWEL
477
—
227
—
146
—
ns
3
Pulse width, E high, PWEH = 1/2 tcyc – 28 ns
PWEH
472
—
222
—
141
—
ns
4A
E and AS rise time
tr
—20
—
20
—
20
ns
4B
E and AS fall time
tf
—20
—
20
—
15
ns
9
Address hold time(2)a, tAH = 1/8 tcyc – 29.5 ns
2. Input clocks with duty cycles other than 50% affect bus performance. Timing parameters affected by input clock duty cycle
are identified by (a) and (b). To recalculate the approximate bus timing values, substitute the following expressions in place
of 1/8 tCYC in the above formulas, where applicable:
(a) (1-dc)
× 1/4 tCYC
(b) dc
× 1/4 tCYC
Where:
DC is the decimal value of duty cycle percentage (high time).
tAH
95.5
—
33
—
26
—
ns
12
Non-muxed address valid time to E rise
tAV = PWEL – (tASD + 80 ns)
(2)a
tAV
281.5
—
94
—
54
—
ns
17
Read data setup time
tDSR
30
—
30
—
30
—
ns
18
Read data hold time (max = tMAD)tDHR
0
145.5
0
83
0
51
ns
19
Write data delay time, tDDW = 1/8 tcyc + 65.5 ns
(2)a
tDDW
—
190.5
—
128
—
71
ns
21
Write data hold time, tDHW = 1/8 tcyc – 29.5 ns
(2)a
tDHW
95.5
—
33
—
26
—
ns
22
Muxed address valid time to E rise
tAVM = PWEL – (tASD + 90 ns)
(2)a
tAVM
271.5
—
84
—
54
—
ns
24
Muxed address valid time to AS fall
tASL = PWASH – 70 ns
tASL
151
—
26
—
13
—
ns
25
Muxed address hold time, tAHL = 1/8 tcyc – 29.5 ns
(2)b
tAHL
95.5
—
33
—
31
—
ns
26
Delay time, E to AS rise, tASD = 1/8 tcyc – 9.5 ns
(2)a
tASD
115.5
—
53
—
31
—
ns
27
Pulse width, AS high, PWASH = 1/4 tcyc – 29 ns
PWASH
221
—
96
—
63
—
ns
28
Delay time, AS to E rise, tASED = 1/8 tcyc – 9.5 ns
(2)b
tASED
115.5
—
53
—
31
—
ns
29
MPU address access time(2)a
tACCA = tcyc – (PWEL– tAVM) – tDSR – tf
tACCA
744.5
—
307
—
196
—
ns
35
MPU access time , tACCE = PWEH – tDSR
tACCE
—
442
—
192
—
111
ns
36
Muxed address delay (previous cycle MPU read)
tMAD = tASD + 30 ns
(2)a(3)
3. Formula only for dc to 2 MHz.
tMAD
145.5
—
83
—
51
—
ns
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