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参数资料
| 型号： | MC68HC05PV8YDWR2 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 4.2 MHz, MICROCONTROLLER, PDSO28 |
| 封装： | SOIC-28 |
| 文件页数： | 178/201页 |
| 文件大小： | 1234K |
| 代理商： | MC68HC05PV8YDWR2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页当前第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页
Technical Data
MC68HC(8)05PV8/A — Rev. 1.9
78
Resets
MOTOROLA
NO
NDISCLOSURE
AGREEMENT
REQUIRED
5.3 Reset status register (RSR)
This register contains eight flags that show the source of the last reset.
A power-on reset sets the POR bit in the system control register and
clears all other bits in the reset status register. All bits can be cleared by
writing a one to the corresponding bit. Uncleared bits remain set as long
as they are not cleared by a power-on reset or by software.
PINR – External Reset Bit
1 = Last reset caused by external reset pin (RESET)
0 = No pin reset since PINR was cleared by software or POR
STOPR – Illegal STOP Instruction Reset Bit
Indicates the last reset was caused by a disabled STOP instruction.
1 = Last reset caused by a disabled STOP instruction
0 = No illegal STOP instruction since STOPR was cleared by
software or POR
COPR – COP (Computer Operating Properly) Reset Bit
1 = Last reset caused by COP
0 = No COP reset since COPR was cleared by software or POR
ILINR – Illegal Instruction Reset Bit
1 = Last reset caused by an instruction fetch from an illegal address
0 = No illegal instruction fetch reset since ILINR was cleared by
software or POR
CMR – Clock Monitor Reset Bit
1 = Last reset caused by the clock monitor due to a failure on
system clock or system clock is back. Refer to RCON status bit
in the interrupt status register
0 = No clock monitor reset since CMR was cleared by software or
POR
$002A
Bit 7
654321
Bit 0
Read:
PINR
STOPR
COPR
ILINR
CMR
HTR
HVR
LVR
Write:
POR:
00000000
Figure 5-1 Reset Status Register (RSR)
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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