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参数资料
| 型号： | MC68HC05V7CB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PDIP56 |
| 封装： | SDIP-56 |
| 文件页数： | 118/170页 |
| 文件大小： | 980K |
| 代理商： | MC68HC05V7CB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页当前第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页
SECTION 5: INTERRUPTS
MOTOROLA
Page 37
MC68HC05V7 Specification Rev. 1.0
and serviced as specified by the contents of $3FFA and $3FFB.The IRQ timing diagram is
shown in Figure 5-4.
Figure 5-4:
External Interrupts Timing Diagram
Either a level-sensitive and edge-sensitive trigger, or an edge-sensitive-only trigger is
available as a mask option for the IRQ pin only.
5.6
16 BIT TIMER INTERRUPT
There are three different timer interrupt flags that cause a timer interrupt whenever they are
set and enabled. The interrupt flags are in the Timer Status Register (TSR), and the enable
bits are in the Timer Control Register (TCR). Any of these interrupts will vector to the same
interrupt service routine, located at the address specified by the contents of memory
location $3FF8 and $3FF9.
5.7
MDLC INTERRUPT
The MDLC Transmit Message Successful and Receive Message Successful interrupts are
respectively generated by the TXMS and RXMS bits of the MDLC Status Register (MSR).
In addition a wake-up from STOP or WAIT mode can also generate an interrupt from the
MDLC. The MDLC Interrupt Enable (IE) bit is located in the MDLC Control Register (MCR).
Provided the IE bit is set (and the CCR I bit is clear), all interrupts will vector to the same
interrupt service routine, located at the address specified by the contents of memory
location $3FF6 and $3FF7.
5.8
SPI INTERRUPT
There are two different SPI interrupt flags that cause an SPI interrupt whenever they are
set and enabled. The interrupt flags are in the SPI Status Register (SPSR), and the enable
bits are in the SPI Control Register (SPCR). Either of these interrupts will vector to the
IRQ
tILIH
tILIL
tILIH
IRQ1 (Port)
IRQn (Port)
IRQ
(MCU)
.
F
re
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68HC711EA9VFS3 | 8-BIT, UVPROM, 3 MHz, MICROCONTROLLER, CQCC52 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| MC68HC05X16 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:High-density complementary metal oxide semiconductor HCMOS) microcontroller unit |
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| MC68HC05X4CDW | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:HCMOS Microcontroller Unit |
| MC68HC05X4DW | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:HCMOS Microcontroller Unit |
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