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参数资料
| 型号： | MC68HC705CT4FN |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.048 MHz, MICROCONTROLLER, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 126/152页 |
| 文件大小： | 668K |
| 代理商： | MC68HC705CT4FN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页当前第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页
Synchronous Serial Interface (SSI)
SSI Registers
MC68HC705CT4 — Rev. 2.0
General Release Specification
MOTOROLA
Synchronous Serial Interface (SSI)
75
NON-DISCLOSURE
AGREEMENT
REQUIRED
9.4.2 SSI Status Register
This register is located at address $001C and contains two bits. Reset
clears both of these bits.
SF — SSI Flag
This bit is set upon occurrence of the last rising clock edge and
indicates that a data transfer has taken place. If MSTR = 0 and
SIE = 0, this bit has no effect on any further transmissions and can be
ignored without problem. However, the SF flag must be clear to write
the data register, or if SIE = 1 to clear the interrupt
1 = . If MSTR = 1, the SF flag must be cleared between transfers.
The SF flag can be cleared three different ways: (1) by reading
the SSR with SF set, followed by a read or write of the serial
data register, (2) by a system reset, or, (3) by disabling the SSI.
If the SF flag is cleared before the last edge of the next byte, it
will be set again.
DCOL — Data Collision
This is a read-only status bit, which indicates that an invalid access to
the data register was made. An invalid access can be one of the
following conditions:
An access of the SDR register in the middle of a transfer (after the
first falling edge of SCK and before SF is set)
An access of the SDR register made before an access of the SSR
register (after SF is set)
DCOL is cleared by reading the status register with SF set followed
by a read or write of the data register. A reset also clears this bit.
Address:
$001C
Bit 7
654321
Bit 0
Read:
SF
DCOL
000000
Write:
Reset:
00000000
Figure 9-4. SSI Status Register (SSR)
相关PDF资料 |
PDF描述 |
|---|---|
| MC68HC705E5P | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
| MC68HC705F32CPU | 8-BIT, OTPROM, 1.789 MHz, MICROCONTROLLER, PQFP100 |
| MC68HC705F32CFU | 8-BIT, OTPROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| MC68HC705F32FU | 8-BIT, OTPROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| MC68HC05F32CFU | 8-BIT, MROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MC68HC705E6CDW | 制造商:Motorola Inc 功能描述: 制造商:MOTOROLA 功能描述: |
| MC68HC705G1B | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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