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参数资料
| 型号： | MC68HC705CT4FN |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.048 MHz, MICROCONTROLLER, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 127/152页 |
| 文件大小： | 668K |
| 代理商： | MC68HC705CT4FN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页当前第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页
NON-DISCLOSURE
AGREEMENT
REQUIRED
Synchronous Serial Interface (SSI)
General Release Specification
MC68HC705CT4 — Rev. 2.0
76
Synchronous Serial Interface (SSI)
MOTOROLA
9.4.3 SSI Data Register
This register is located at address $001D and is both the transmit and
receive data register. This system is not double buffered, but any writes
to this register during transfers are masked and will not destroy the
previous contents. The SDR can be read at any time, but, if a transfer is
in progress the results may be ambiguous. The contents of this register
could be altered whenever the CPOL bit is altered. This register should
be written to only upon completion of a transfer, after the SF flag has
been cleared. Otherwise, the new data will not be stored.
For an SSI configured as a master, to initiate a transfer, the data register
write must occur after the SSI is enabled.
9.5 Operation During Wait Mode
The CPU clock halts during wait mode, but the SSI remains active. If
interrupts are enabled, an SSI interrupt will cause the processor to exit
wait mode.
9.6 Operation During Stop Mode
In stop mode, the SSI halts operation. The SDIO and SCK pins will
maintain their states.
If the SSI is nearing completion of a transfer when the stop mode is
entered, it might be possible for the SSI to generate an interrupt request
and thus cause the processor immediately to exit stop mode. To prevent
Address:
$001D
Bit 7
654321
Bit 0
Read:
Write:
Reset:
UUUUUUUU
Figure 9-5. SSI Data Register (SDR)
相关PDF资料 |
PDF描述 |
|---|---|
| MC68HC705E5P | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
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| MC68HC705F32CFU | 8-BIT, OTPROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| MC68HC705F32FU | 8-BIT, OTPROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| MC68HC05F32CFU | 8-BIT, MROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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