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参数资料
| 型号： | MC68HC705CT4FN |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.048 MHz, MICROCONTROLLER, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 88/152页 |
| 文件大小： | 668K |
| 代理商： | MC68HC705CT4FN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页当前第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页
NON-DISCLOSURE
AGREEMENT
REQUIRED
Interrupts
General Release Specification
MC68HC705CT4 — Rev. 2.0
40
Interrupts
MOTOROLA
When edge and level sensitivity is selected for the IRQ interrupt, it is
sensitive to the following cases:
Low level on the IRQ pin
Falling edge on the IRQ pin
Falling edge or low level on any port C pin with keyscan enabled
4.8 External Interrupt Timing
If the interrupt mask bit (I bit) of the CCR is set, all maskable interrupts
(internal and external) are disabled. Clearing the I bit enables interrupts.
The interrupt request is latched immediately following the falling edge of
the IRQ source. The interrupt request is then synchronized internally and
serviced as specified by the contents of $1FFA and $1FFB.
Either a level-sensitive and edge-sensitive trigger or an edge-sensitive-
only trigger is available via the mask programmable option for the IRQ
pin.
4.9 16-Bit Timer Interrupt
Three different timer interrupt flags cause a timer interrupt whenever
they are set and enabled. The interrupt flags are in the timer status
register (TSR), and the enable bits are in the timer control register
(TCR). Any of these interrupts vector to the same interrupt service
routine, located at the address specified by the contents of memory
locations $1FF8 and $1FF9.
4.10 SSI Interrupt
Two different synchronous serial interrupt (SSI) flags cause an SSI
interrupt whenever they are set and enabled. The interrupt flags are in
the SSI status register (SSSR), and the enable bits are in the SSI control
register (SSCR). Either of these interrupts vector to the same interrupt
service routine, located at the address specified by the contents of
memory locations $1FF6 and $1FF7.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68HC705E5P | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
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| MC68HC705F32CFU | 8-BIT, OTPROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| MC68HC705F32FU | 8-BIT, OTPROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| MC68HC05F32CFU | 8-BIT, MROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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