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参数资料
| 型号： | MC68HC705PD6 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | QFP-80 |
| 文件页数： | 31/165页 |
| 文件大小： | 841K |
| 代理商： | MC68HC705PD6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页当前第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页
GENERAL RELEASE SPECIFICATION
July 7, 1997
MOTOROLA
P-DECODER
MC68HC05PD6
12-10
REV 1.1
12.4
REGISTERS
There are several registers associated with the P-Decoder as described below.
12.4.1 P-Decoder Control Register 1 (PDCR1)
PDEN – P-Decoder Enable
If the PDEN bit is set, the P-Decoder module is enabled, If PDEN is cleared,
the module is reset and disabled.
PROGC – Programming Completed
If the PROGC bit is set, the P-Decoder system is enabled. This bit must be
CLEARed before the 6 user addresses and bits in PDCR2 and PDCR3 have
been set. Once PROGC is set, user cannot change the data contents in
PDCR2, PDCR3 and the 6 user address registers.
DCIE – Data Received Complete Interrupt Enable
When the DCIE is set, interrupt occurs when all the data is received completely
provided the DCF in the status register is set and the I-bit in the Condition Code
Register is cleared. If DCIE is cleared, this interrupt is disabled.
DBIE – Data Receiving Begin Interrupt Enable
When the DBIE is set, interrupt occurs when it begins to receive data into the
address and message registers provided the DBF in the status register is set
and the I-bit in the Condition Code Register is cleared. If DBIE is cleared, this
interrupt is disabled.
MSGIE – Message Received Interrupt Enable
When the MSGIE is set, interrupt occurs when 20 bits of message has been
stored in the Received Message Information Registers provided the MSGF in
the status register is set and the I-bit in the Condition Code Register is cleared.
If MSGIE is cleared, this interrupt is disabled.
ADRIE – Address Received Interrupt Enable
When the ADRIE is set, interrupt occurs when 3 bits of address and 2 function
bits has been stored in the Received Address Information Register provided
the ADRF in the status register is set and the I-bit in the Condition Code
Register is cleared. If ADRIE is cleared, this interrupt is disabled.
W
R
PDCR1
$0011
reset
PDEN
0
7
00
54
0
0000
6
3210
0
DCIE
DBIE
MSGIE
ADRIE
0
PROGC
option
map
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PDF描述 |
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