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参数资料
| 型号： | MC68HC705V8B |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP56 |
| 封装： | SDIP-56 |
| 文件页数： | 130/172页 |
| 文件大小： | 890K |
| 代理商： | MC68HC705V8B |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页当前第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页
SECTION 6: RESETS
MOTOROLA
Page 49
MC68HC705V8 Specification Rev. 2.1
Table 6-1:
COP Watchdog Timer Recommendations
6.2.3.5
COP REGISTER
The COP register is shared with the MSB of an unimplemented User Interrupt Vector as
shown in Figure 6-3. Reading this location will return whatever user data has been
programmed at this location. Writing a “0” to the COPR bit in this location will clear the COP
watchdog timer.
Figure 6-3:
COP Watchdog Timer Location
6.2.4
LOW-VOLTAGE RESET (LVR)
The internal low voltage (LVR) reset is generated when VDD falls below the LVR threshold
VLVRI and will be released following a POR delay starting when VDD rises above VLVRR. The
LVR threshold is tested to be above the minimum operating voltage of the microcontroller
and is intended to assure that the CPU will be held in reset when the VBATT supply voltage
is below reasonable operating limits. However, it should be noted that the LVR monitors
VDD not VBATT. A mask option is provided to disable the LVR when the device is expected
to normally operate at low voltages. Note that the V
DD rise and fall slew rates (SVDDR and
S
VDDF) must be within the specification for proper LVR operation. If the specification is not
met, the circuit will operate properly following a delay of V
DD/Slew rate.
The LVR will generate the RST signal which will reset the CPU and other peripherals. As it
is not possible to determine the level of the internal VDD at the point VBATT recovers (and
POR is not intended to detect a loss of VDD), an LVR will always recover using a POR
delay. The low voltage reset will activate the internal pulldown device connected to the
RESET pin.
WAIT Time Less than
COP Time-Out
STOP Instruction
WAIT Time
THEN the
COP Watchdog Timer
should be as follows:
Disable COP
by mask option
converted to reset
Enable or disable COP
by mask option
WAIT Time More than
COP Time-Out
any length
WAIT Time
Acts as STOP
Disable COP
by mask option
converted to reset
IF the following conditions exist:
UNIMPLEMENTED VECTOR &
COP WATCHDOG TIMER
x
$3FF0
W
R
COPR
UNIMPLEMENTED
READ
WRITE
ADDR
1
0
2
3
4
5
6
7
REGISTER
x
F
re
e
sc
a
le
S
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ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
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