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参数资料
| 型号： | MC68HC705V8B |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP56 |
| 封装： | SDIP-56 |
| 文件页数： | 39/172页 |
| 文件大小： | 890K |
| 代理商： | MC68HC705V8B |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页当前第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页
MOTOROLA
SECTION 15: MESSAGE DATA LINK CONTROLLER
Page 122
MC68HC705V8 Specification Rev. 2.1
15.5.3.1
Logic "0"
A logic zero is defined as either an active to passive transition followed by a passive period
64
s in length, or a passive to active transition followed by an active period 128 s in length
(Figure 15-11(a)).
15.5.3.2
Logic "1"
A logic one is defined as either an active to passive transition followed by a passive period
128
s in length, or a passive to active transition followed by an active period 64 s in length
(Figure 15-11(b)).
15.5.3.3
SOF - Start of Frame Symbol
The SOF symbol is defined as a passive to active transition followed by an active period
200
s in length (Figure 15-11(c)). This allows the data bytes that follow the SOF symbol
to begin with a passive bit, regardless of whether it is a logic one or a logic zero.
15.5.3.4
EOD - End of Data Symbol
The EOD symbol is defined as an active to passive transition followed by a passive period
200
s in length (Figure 15-11(d)).
15.5.3.5
EOF - End of Frame Symbol
The EOF symbol is defined as an active to passive transition followed by a passive period
of at least 280
s in length (Figure 15-11(e)). If there is no IFR byte transmitted after an
EOD symbol is transmitted, after another 80
s the EOD becomes an EOF, indicating the
completion of the message.
15.5.3.6
IFS - Inter-Frame Separation Symbol
The IFS symbol is defined as a passive period 300
s in length. The IFS symbol contains
no transition, since when used it always follows an EOF symbol.
15.5.3.7
BREAK - Break Signal
The BREAK signal is defined as a passive to active transition followed by an active period
of at least 280
s (Figure 15-11(f)).
15.5.4
J1850 VPW VALID/INVALID BITS & SYMBOLS
The timing tolerances for receiving data bits and symbols from the J1850 bus have been
defined to allow for variations in oscillator frequencies. In many cases the maximum time
allowed to define a data bit or symbol is equal to the minimum time allowed to define
another data bit or symbol.
Since the minimum resolution of the MDLC for determining what symbol is being received
is equal to a single period of the MUX Interface clock (t
MDLC), an apparent separation in
these maximum time/minimum time concurrences equal to one cycle of t
MDLC occurs.
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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..
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PDF描述 |
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