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参数资料
| 型号： | MC68HC705V8FN |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PQCC68 |
| 封装： | PLASTIC, LCC-68 |
| 文件页数： | 152/172页 |
| 文件大小： | 890K |
| 代理商： | MC68HC705V8FN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页当前第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页
SECTION 9: PARALLEL I/O
MOTOROLA
Page 69
MC68HC705V8 Specification Rev. 2.1
.
Figure 9-2:
Port B I/O Circuitry
9.2.1
PORT B DATA REGISTER
Each Port B I/O pin has a corresponding bit in the Port B Data Register. When a Port B pin
is programmed as an output the state of the corresponding data register bit determines the
state of the output pin. When a Port B pin is programmed as an input, any read of the Port
B Data Register will return the logic state of the corresponding I/O pin. The Port B data
register is unaffected by reset. PB7 serves as the TCAP input and PB6 serves as the TCMP
output if the OCE bit in the MISC Register is set. See 7.2 MISCELLANEOUS REGISTER.
9.2.2
PORT B DATA DIRECTION REGISTER
Each Port B I/O pin may be programmed as an input by clearing the corresponding bit in
the DDRB, or programmed as an output by setting the corresponding bit in the DDRB. The
DDRB can be accessed at address $0005. The DDRB is cleared by reset.
9.3
PORT D AND PORT E
Port D is an 8-bit input only port that shares all of its pins with the A/D converter (AN0
through AN7) as shown in Figure 1-6. The Port D Data Register is located at address
$0003. Port E is an 8-bit input only port which also shares all of its pins with the A/D
converter (AN8 through AN15). The Port E Data Register is located at address $002B.
When the A/D converter is active, one of these 16 input ports may be selected by the A/D
multiplexer for conversion. A logical read of a selected input port will always return 0.
NOTE:
Port E is not bonded out in the 56-pin SDIP packaged version.
Read $0001
Write $0001
Read $0005
Data
Register Bit
I/O
Pin
Output
Internal HC05
Data Bus
Reset
(RST)
Write $0005
Data Direction
Register Bit
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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