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参数资料
| 型号： | MC68HC711D3MFN3 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 3 MHz, MICROCONTROLLER, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 100/157页 |
| 文件大小： | 2252K |
| 代理商： | MC68HC711D3MFN3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页当前第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页
Central Processor Unit (CPU)
Instruction Set
MC68HC711D3 — Rev. 2
Data Sheet
MOTOROLA
Central Processor Unit (CPU)
47
LDAB (opr)
Load
Accumulator
B
M
B
B
IMM
B
DIR
B
EXT
B
IND,X
B
IND,Y
C6
D6
F6
E6
18
E6
ii
dd
hh
ll
ff
2
3
4
5
——
0—
LDD (opr)
Load Double
Accumulator
D
M
A,M + 1 BIMM
DIR
EXT
IND,X
IND,Y
CC
DC
FC
EC
18
EC
jj
kk
dd
hh
ll
ff
3
4
5
6
——
0—
LDS (opr)
Load Stack
Pointer
M : M + 1
SP
IMM
DIR
EXT
IND,X
IND,Y
8E
9E
BE
AE
18
AE
jj
kk
dd
hh
ll
ff
3
4
5
6
——
0—
LDX (opr)
Load Index
Register
X
M : M + 1
IX
IMM
DIR
EXT
IND,X
IND,Y
CE
DE
FE
EE
CD
EE
jj
kk
dd
hh
ll
ff
3
4
5
6
——
0—
LDY (opr)
Load Index
Register
Y
M : M + 1
IY
IMM
DIR
EXT
IND,X
IND,Y
18
CE
18
DE
18
FE
1A
EE
18
EE
jj
kk
dd
hh
ll
ff
4
5
6
——
0—
LSL (opr)
Logical Shift
Left
EXT
IND,X
IND,Y
78
68
18
68
hh
ll
ff
6
7
——
LSLA
Logical Shift
Left A
A
INH
48
—
2
——
LSLB
Logical Shift
Left B
B
INH
58
—
2
——
LSLD
Logical Shift
Left Double
INH
05
—
3
—
LSR (opr)
Logical Shift
Right
EXT
IND,X
IND,Y
74
64
18
64
hh
ll
ff
6
7
——
0
LSRA
Logical Shift
Right A
A
INH
44
—
2
——
0
LSRB
Logical Shift
Right B
B
INH
54
—
2
——
0
LSRD
Logical Shift
Right Double
INH
04
—
3
—
0
MUL
Multiply 8 by 8
A
B D
INH
3D
—
10
—
——
———
—
NEG (opr)
Two’s
Complement
Memory Byte
0 – M
MEXT
IND,X
IND,Y
70
60
18
60
hh
ll
ff
6
7
——
NEGA
Two’s
Complement
A
0 – A
AA
INH
40
—
2
—
NEGB
Two’s
Complement
B
0 – B
BB
INH
50
—
2
—
NOP
No operation
No Operation
INH
01
—
2
—
Table 3-2. Instruction Set (Sheet 5 of 8)
Mnemonic
Operation
Description
Addressing
Instruction
Condition Codes
Mode
Opcode
Operand
Cycles
S
X
H
I
N
Z
V
C
C
0
b7
b0
C
0
b7
b0
C
0
b7
b0
C
0
b7
b0
A
B
b7
b0
C
0
b7
b0
C
0
b7
b0
C
0
b7
b0
C
0
b7
b0
A
B
b7
b0
相关PDF资料 |
PDF描述 |
|---|---|
| MCC68HC711D3 | 8-BIT, OTPROM, 3 MHz, MICROCONTROLLER, UUC |
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相关代理商/技术参数 |
参数描述 |
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