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参数资料
| 型号： | MC68LC302PU16 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 16.67 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 31/182页 |
| 文件大小： | 618K |
| 代理商： | MC68LC302PU16 |
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Electrical Characteristics
MOTOROLA
MC68LC302 REFERENCE MANUAL
6-9
NOTES:
1. For loading capacitance of less than or equal to 50 pF, subtract 4 ns from the value given in the maximum
columns.
2. Actual value depends on clock period since signals are driven/latched on different CLKO edges. To calculate the
actual spec for other clock frequencies, the user may derive the formula for each specication. First, derive the
margin factor as:
M = N(P/2) - Sa
where N is the number of one-half CLKO periods between the two events as derived from the timing diagram, P is
the rated clock period of the device for which the specs were derived (e.g., 60 ns with a 16.67-MHz device or 50 ns
with a 20 MHz device), and Sa is the actual spec in the data sheet. Thus, for spec 14 at 16.67 MHz:
M = 5(60 ns/2) - 120 ns = 30 ns.
Once the margin (M) is calculated for a given spec, a new value of that spec (Sn) at another clock frequency with
period (Pa) is calculated as:
Sn = N(Pa/2) - M
Thus for spec 14 at 12.5 MHz:
Sn = 5(80 ns/2) - 30 ns = 170 ns.
These two formulas assume a 50% duty cycle. Otherwise, if N is odd, the previous values N(P/2) and N(Pa/2)
must be reduced by X, where X is the difference between the nominal pulse width and the minimum pulse width of
the EXTAL input clock for that duty cycle.
4. For power-up, the MC68302 must be held in the reset state for 100 ms (or 2.3sec if MF=401) to allow stabilization
of on-chip circuit. After the system is powered up #56 refers to the minimum pulse width required to reset the
processor.
5. If the asynchronous input setup (#47) requirement is satised for DTACK, the DTACK asserted to data setup
time (#31) requirement can be ignored. The data must only satisfy the data-in to clock low setup time (#27) for the
following clock cycle.
6. When AS and R/W are equally loaded (
±20%), subtract 5 ns from the values given in these columns.
56
HALT/RESET Pulse Width (see Note 4)
tHRPW
10
—
10
—
10
—
clks
61
Clock High to BCLR High Impedance (See
Note 10)
tCHBCH
—
30
—
30
—
20
ns
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