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参数资料
| 型号： | MC8641HX1333NC |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROPROCESSOR, CBGA1023 |
| 封装： | 33 X 33 MM, CERAMIC, BGA-1023 |
| 文件页数： | 81/140页 |
| 文件大小： | 1484K |
| 代理商： | MC8641HX1333NC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页当前第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
MPC8641 and MPC8641D Integrated Host Processor Hardware Specifications, Rev. 0
Freescale Semiconductor
45
Local Bus
10 Local Bus
This section describes the DC and AC electrical specifications for the local bus interface of the MPC8641.
10.1
Local Bus DC Electrical Characteristics
Table 40 provides the DC electrical characteristics for the local bus interface operating at OVDD = 3.3 V
DC.
10.2
Local Bus AC Electrical Specifications
Table 41 describes the timing parameters of the local bus interface at OVDD = 3.3 V with PLL enabled.
For information about the frequency range of local bus see Section 18.1, “Clock Ranges.”
Table 40. Local Bus DC Electrical Characteristics (3.3 V DC)
Parameter
Symbol
Min
Max
Unit
High-level input voltage
VIH
2OVDD + 0.3
V
Low-level input voltage
VIL
–0.3
0.8
V
Input current
(VIN
1 = 0 V or V
IN = OVDD)
IIN
—±5
μA
High-level output voltage
(OVDD = min, IOH = –2 mA)
VOH
OVDD – 0.2
—
V
Low-level output voltage
(OVDD = min, IOL = 2 mA)
VOL
—0.2
V
Note:
1. Note that the symbol VIN, in this case, represents the OVIN symbol referenced in Table 1 and Table 2.
Table 41. Local Bus Timing Parameters (OVDD = 3.3 V)m - PLL Enabled
Parameter
Symbol 1
Min
Max
Unit
Notes
Local bus cycle time
tLBK
7.5
—
ns
2
Local Bus Duty Cycle
tLBKH/tLBK
45
55
%
LCLK[n] skew to LCLK[m] or
LSYNC_OUT
tLBKSKEW
—
150
ps
7, 8
Input setup to local bus clock (except
LGTA/LUPWAIT)
tLBIVKH1
1.8
—
ns
3, 4
LGTA/LUPWAIT input setup to local
bus clock
tLBIVKH2
1.7
—
ns
3, 4
Input hold from local bus clock (except
LGTA/LUPWAIT)
tLBIXKH1
1.0
—
ns
3, 4
LGTA/LUPWAIT input hold from local
bus clock
tLBIXKH2
1.0
—
ns
3, 4
LALE output transition to LAD/LDP
output transition (LATCH hold time)
tLBOTOT
1.5
—
ns
6
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