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参数资料
| 型号： | MCF5206CFT16A |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 16.67 MHz, RISC PROCESSOR, PQFP160 |
| 封装： | 28 X 28 MM, 3.30 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-160 |
| 文件页数： | 116/464页 |
| 文件大小： | 3553K |
| 代理商： | MCF5206CFT16A |
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Chip Select Module
8-8
MCF5206 USERS MANUAL Rev 1.0
MOTOROLA
or default memory access. Figure 8-5, Figure 8-6, and Figure 8-7 illustrate burst transfers
with various settings of address setup, address hold, and 0 wait states.
8.3.1.3.4 Address Setup and Hold Control. The timing of the assertion and negation of
the general-purpose chip-selects and write-enable signals can be programmed on a chip
select basis. You can program each chip select to assert when the clock transfer start (TS)
is asserted or assert the CLK cycle after transfer start (TS) is asserted. For burst transfers,
you can select if the chip select remains valid while the burst address is incremented. You
can also program the address, attribute, and data (if the transfer is a write) to remain
driven and valid for an additional CLK cycle after the transfer is terminated. Figure 8-2,
Figure 8-3, and Figure 8-4 illustrate three transfers with various settings.
8.3.2 Global Chip Select Operation
CS[0] is the global (boot) chip select and as such, allows address decoding for boot ROM
before system initialization occurs. Its operation differs from the other external chip select
outputs following a system reset. After system reset, CS[0] is asserted for all accesses
except for CPU space accesses (including MOVEC transfers and interrupt acknowledge
cycles), and internal peripheral accesses. This capability allows the boot ROM to be
located at any address in the external address space. CS[0] operates in this manner until
CSMR0 is written.
The port size and automatic acknowledge functions of CS[0] are determined by the logic
level on pins IRQ1, IRQ4, and IRQ7 sampled on the last rising edge of CLK that RSTI is
asserted (see Bus Operations Section 6.11 Reset Operation).
At system reset, CS[0] allows read and write transfers with address setup, read and write
address-hold enabled, and bursting disabled. Writes to CSCR0 does not deactivate the
global chip select function; therefore, the number of wait states, read and write enable,
address setup, read and write address hold enable, and burst-enable may be changed.
The global chip select functionality is disabled on the first write to CSMR0 after reset. You
should set up the appropriate chip select, DRAM, and default memory control registers
before writing to CSMR0. Once CSMR0 has been written, the global chip select
functionality can be reactivated only by reset.
8.3.3 General Chip Select Operation
The MCF5206 uses the address bus (A[28:0]) to specify the location for a data transfer
and the data bus (D[31:0]) to transfer the data. Chip-selects are asserted during bus
transfers where the address, transfer direction and type are not masked for the particular
chip select. Write-enable signals are asserted on write transfers and indicate the valid
byte lanes for the transfer. Write-enable signals are always asserted on the CLK cycle
after the chip select is asserted.
Chip select and write enable signals can be asserted during burst and burst inhibited
transfers. The assertion and negation timing of the chip select signals are controlled by
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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相关PDF资料 |
PDF描述 |
|---|---|
| MCF5212CAE66 | 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PQFP64 |
| MCF5212LCVM66 | 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA81 |
| MCF5213CAF80 | 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP100 |
| MCF5211CEP66 | 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, QCC64 |
| MCF5211LCVM80 | 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PBGA81 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MCF5206CFT25A | 制造商:Rochester Electronics LLC 功能描述:MCF5206 V2CORE 512SRAM - Bulk |
| MCF5206E | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:CodeWarrior Development Studio for ColdFire㈢ Architectures |
| MCF5206EAB40 | 功能描述:微处理器 - MPU MCF5206E V2CORE 8KSRAM RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MCF5206EAB54 | 功能描述:微处理器 - MPU MCF5206E V2CORE 8KSRAM RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MCF5206ECAB40 | 功能描述:微处理器 - MPU MCF5206E V2CORE RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
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